动态时钟，就是通过CSS工具的美化效果和引入JavaScript，让网页呈现出钟表的动态效果，让它能够记录时间。通过改变背景颜色、指针颜色和阴影效果，让时钟呈现不同的颜色。
近期，网络上流行了一个“时间管理”的梗，想要做好时间管理，清楚把握时间才是关键点，那么借着这个“时间管理”，来介绍一个小程序实现动态时钟的案例吧。
正如你在上图中所看到的，这里我借助 HTML、CSS 和 JavaScript 制作了一个简单的模拟时钟。早些时候我制作了更多类型的模拟和数字手表。如果你愿意，你可以看看这些设计。
分享一个用原生JS实现的实时钟表特效，效果如下（PS：实际指针是按360度走的，截图时只截了一部分）
在上篇文章：同步FIFO的两种Verilog设计方法（计数器法、高位扩展法）中我们介绍了FIFO的基本概念，并对同步FIFO的两种实现方法进行了仿真验证。而异步FIFO因为读写时钟不一致，显然无法直接套用同步FIFO的实现方法，所以在本文我们将用Verilog实现异步FIFO的设计。
如果不了解异步FIFO设计的基本方法，可参考：异步FIFO的Verilg实现方法
read_req信号拉高表示请求读数据，若此时FIFO非空（fifo_empty为低），FIFO将会将数据置于read_data上，同时拉高read_valid信号。即当read_valid有效时，对应的read_data上的数据有效。fifo_empty拉高表示FIFO已空，当前数据输出端口上的数据无意义， 再拉高read_req将不会改变read_data上的数据。
经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形。然而实际的数字IC设计过程中考虑的问题远多于此，通过本系列希望大家对数字IC中一些经典电路的设计有初步入门了解。能力有限，纰漏难免，欢迎大家交流指正。快速导航链接如下：
大侠们，江湖偌大，有缘相见，欢迎一叙，今天来聊一聊在数字电路设计中，基于FPGA的异步FIFO的实现，在很多厂商的开发软件中都有异步FIFO IP核，为安全起见推荐使用IP核定制FIFO，本文的目的只是作为思路参考。
FIFO有同步和异步两种，同步即读写时钟相同，同步FIFO用的少，可以作为数据缓存；异步即读写时钟不相同，异步FIFO可以 解决跨时钟域的问题，在应用时需根据实际情况考虑好fifo深度即可。 与同步FIFO相同，异步FIFO也主要由五大模块组成，不同的是，异步FIFO的读写逻辑控制还包括了格雷码转换和时钟同步部分： (1)、 FIFO写逻辑控制——产生FIFO写地址、写有效信号，同时产生FIFO写满、写错等状态信号； (2)、 FIFO读逻辑控制——产生FIFO读地址、读有效信号，同时产生FIFO读空、读错等状态信号； (3)、 时钟同步逻辑——通过两级DFF分别将写时钟域的写指针同步到读时钟域，将读时钟域的读指针同步到写时钟域； (4)、 格雷码计数器——格雷码计数器中二进制计数器的低（n-1）位可以直接作为FIFO存储单元的地址指针； (3)、 FIFO存储体（如Memory，reg等）。 其逻辑结构如下所示：
各位大侠，今天来聊一聊在数字电路设计中，基于FPGA的异步FIFO的实现，在很多厂商的开发软件中都有异步FIFO IP核，为安全起见推荐使用IP核定制FIFO，本文的目的只是作为思路参考。
FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据。
FIFO根据输入输出时钟是否一致，分为同步FIFO与异步FIFO。同步FIFO中，读写控制信号以及数据均处于同一时钟域，满足STA分析时一般不会出现亚稳态等不稳定情形；而对于异步FIFO，读写相关信号处于不同时钟域，信号的不同步可能会导致亚稳态，导致FIFO工作异常，设计较为复杂；在之前的记录中，我们对同步FIFO的设计进行了分析：
本文大部分内容来自Clifford E. Cummings的《Simulation and Synthesis Techniques for Asynchronous FIFO Design》，经过自己的一些改变，理论部分为转载，代码自己完成。
前面提及到同步FIFO的设计，同步FIFO。但是在大规模的数字电路设计中，多时钟域往往是不可避免的，这样就会产生了跨时钟域传输等问题，为了解决跨时钟域问题，我们常常采取的方法是握手协议和异步FIFO做数据缓冲区，异步FIFO既可以使相异时钟域数据传输的时序要求变得宽松，也提高了它们之间的传输效率。
如上图所示的同步模块synchronize to write clk，其作用是把读时钟域的指针rptr采集到写时钟wr_clk域，然后和写时针wptr进行比较从而产生或撤销写写满标志wfull；类似地，同步模块synchronize to read clk的作用是把写时钟域的写指针wptr采集到读时钟域，然后和读指针rptr进行比较从而产生或撤销读空标志位rempty。
FIFO是英文First In First Out 的缩写，是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据， 其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。
在大规模ASIC或FPGA设计中，多时钟系统往往是不可避免的，这样就产生了不同时钟域数据传输的问题，其中一个比较好的解决方案就是使用异步FIFO来作不同时钟域数据传输的缓冲区，这样既可以使相异时钟域数据传输的时序要求变得宽松，也提高了它们之间的传输效率。此文内容就是阐述异步FIFO的设计。
有人说C语言是世界上最牛逼的语言，因为操作系统就是用C语言编写的，学好了C才能更好的学习其他编程语言。为此，有人分享了下面一段代码，说是很牛逼的c语言代码，看得W3Cschool小编一脸懵逼。大家来看
这是在chandoo.org上看到的一个有趣的图表制作示例，真的让人不由得感叹：只有想不到，没有做不到！
FIFO在硬件上是一种地址依次自增的Simple Dual Port RAM，按读数据和写数据工作的时钟域是否相同分为同步FIFO和异步FIFO，其中同步FIFO是指读时钟和写时钟为同步时钟，常用于数据缓存和数据位宽转换；异步FIFO通常情况下是指读时钟和写时钟频率有差异，即由两个异步时钟驱动的FIFO，由于读写操作是独立的，故常用于多比特数据跨时钟域处理。本文仅讨论异步FIFO的设计。
概述： FIFO本质上还是RAM，是一种先进先出的数据缓存器(先存入的数据先取出)。它与普通存储器的区别：没有外部读写地址线，只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1，不像其他存储器可以由地址线决定读取或写入某个指定的地址，异步FIFO读写时钟不同，读写是相互独立的。 用途： (1)跨时钟域多bit传输：读写可以由不同的时钟控制，使用异步FIFO可以在两个不同时钟系统之间快速方便的传输数据。 (2)数据匹配：对于不同宽度的数据接口可以使用FIFO，比如写入数据宽度为8bit，读取数据宽度为16bit，通过FIFO数据缓存器就可以达到数据匹配。
CDC（Clock Domain Conversion）问题，一直是IC前端设计，FPGA设计的热点问题，特别是在校招面试笔试时候，是问的最多的一个问题，我之前关于这个问题以及相关问题，写了一些总结，但比较分散，今天简单汇总总结一下。
在信息时代的今天，准确统一的时钟系统已广泛的应用在车站、医院、学校、机场、办公楼等公共服务场所。因此完善的时钟系统对智能化楼宇工程来说，是至关重要的。
一开始是想既然是极简教程，就应该只给出FIFO的概念，没想到还是给出了同步以及异步FIFO的设计，要不然总感觉内容不完整，也好，自己设计的FIFO模块不用去担心因IP核跨平台不通用的缺陷！那我们开始吧。
HTML+JS实现时钟 效果： 知识点： Canvas 对象及其属性。 setTimeout() 方法，用于在指定的毫秒数后调用函数或计算表达式。 Date()对象 时分秒对应弧度制的计算：
FIFO是一种先进先出数据缓存器，它与普通存储器的区别是没有外部读写地址线，使用起来非常简单，缺点是只能顺序读写，而不能随机读写。
原生态的js， 利用H5 Canvas 写的旋转小伞+时钟 指针和表盘会变颜色哦！指针到达小伞位置，会跟四周的小伞颜色一致！ H5 Canvas 旋转小伞+时钟 效果如下： JavaScript代码： <script type="text/javascript" language="javascript"> window.onload=function () { // 创建画布 var canvas=document.createElement('canvas'); var brus
First Input First Output的缩写，先入先出队列，这是一种传统的按序执行方法，先进入的指令先完成并引退，跟着才执行第二条指令。是一种先进先出的数据缓存器，他与普通存储器的区别是没有外部读写地址线，这样使用起来非常简单，但缺点就是只能顺序写入数据，顺序的读出数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。
今天看别人的博客研究了一天的异步FIFO,中遇到了很多问题。很多人可能有过这样的经历，当你研究一个东西，可能你当时很清楚你是怎么想的，但是过后就忘记了当时的思路了。因此我写博客的主要目的就是为了回头查阅方便。IC基础可能会写很多篇，本篇异步FIFO就是此系列的第一篇。
当读数据的速率小于写数据的速率时，我们需要先将数据缓存下来，那么我们需要开多大的空间缓存这些数据呢？缓存开大了会浪费资源，开小了会丢失数据，如何去计算最小FIFO深度是本文的重点。
同步电路，即电路中的所有受时钟控制的单元，如触发器（Flip Flop）或寄存器（Register），全部由一个统一的全局时钟控制。
数字IC设计中我们经常会遇到这种场景，工作在不同时钟域的两个模块，它们之间需要进行数据传递，为了避免数据丢失，我们会使用到FIFO。当读数据的速率小于写数据的速率时，我们就不得不将那些还没有被读走的数据缓存下来，那么我们需要开多大的空间去缓存这些数据呢？缓存开大了会浪费资源，开小了会丢失数据，如何去计算最小FIFO深度是我们讨论的重点。
异步FIFO是处理多比特信号跨时钟域的最常用方法，简单来说，异步FIFO是双口RAM的一个封装而已，其存储容器本质上还是一个RAM，只不过对其添加了某些控制，使其能够实现先进先出的功能，由于这个功能十分的实用，因此得以广泛应用。真双口RAM可以实现在一端存储，另一端读取的功能，两端的时钟可以不同，将数据存入一个容器，再取出来，这个过程在双口RAM的两端完全不存在亚稳态的问题。由于异步FIFO的实现中也存在数据的存取问题，和双口RAM类似，再加上空满信号的控制，存在跨时钟域的问题，因此只要处理好，空满信号的判断中的跨时钟域问题，就可以使用FIFO解决多比特信号的跨时钟域问题。下面从多个方面来了解一下，异步FIFO的内容，最后会给出异步FIFO的一种普遍的实现方式及其仿真，让我们一起进入今天的内容吧。
快时钟域相比慢时钟域采样速度更快，也就是说从慢时钟域来到快时钟域的信号一定可以被采集到。既然快时钟一定可以采集到慢时钟分发的数据，那么考虑的问题就只剩下如何保证采样到的信号质量！最常用的同步方法是双级触发器缓存法，俗称延迟打拍法。信号从一个时钟域进入另一个时钟域之前，将该信号用两级触发器连续缓存两次，可有效降低因为时序不满足而导致的亚稳态问题。
脚 本：makefile 工 具：vcs 和 verdi 文 章：1. 同步FIFO的设计和功能验证（附源码） 2. Verilog的亚稳态现象和跨时钟域处理方法
这篇教程是一个基础教程，会和大家一起创建一个简单的时钟，并且给它加上一些组件脚本用来显示当前时间。这篇教程的意义并不在于怎么学会写出一个时钟，而是教你认识Unity的编辑器。当然如果你之前已经接触过或者用过Unity了并且能自己找到场景窗口，那么就算是有个很好的开始了。
在本文中，您将学习如何使用 HTML、CSS 和 JavaScript 编程代码制作模拟时钟。在这里我将向您展示如何制作一个简单的模拟时钟。
子母钟系统的建成，人们真正得益的是子钟等终端所提供的标准时间信息，而母钟是为子钟等终端提供对时服务的。因此，系统的设计，应该是由子钟的数量及分布范围来决定母钟的配置，而非由母钟的配置影响系统的整体设计。
3. 为了让分针和时针是缓慢移动的，而不是突然间的抖动，让秒针转的时候，实时反馈给分针，分针转的时候反馈给时针
缩写FIFO代表 First In First Out。FIFO在FPGA和ASIC设计中无处不在，它们是基本的构建模块之一。而且它们非常方便！FIFO可用于以下任何目的：
母钟（HR-901GB）是一款高端模块化结构产品，整套设备外形只是一个1/2U标准19英寸上架式机箱，除天线蘑菇头需外接至建筑物顶部以外，其所有功能模块和信号输入/输出等接口，都模块化内置安装在机箱内。因此在系统设计时，你基本可以不关心母钟的配置结构，只需要去设计子钟的布点就可以。
目标要找一个最小的移动顺序将所有的指针指向 12 点。下面原表格列出了 9 种不同的旋转指针的方法，每一种方法都叫一次移动。 选择 1∼91 \sim 91∼9 号移动方法，将会使在表格中对应的时钟的指针顺时针旋转 90 度。
该串口收发模块有串口发送模块，串口接收模块，波特率生成模块，发送数据fifo模块，接收数据的fifo模块组成。
各级别的存储器速度差异非常大，CPU寄存器速度是内存速度的100倍！ 这就是为什么CPU产商发明了CPU缓存。 而这个CPU缓存，就是数组和链表的区别的关键所在。
这是有关学习使用Unity的基础知识的系列教程中的第一篇。在其中，我们将创建一个简单的时钟并对程序进行编程，以使其显示当前时间。你不需要具有Unity编辑器的任何经验，但是假定你一般具有多窗口编辑器应用程序的经验。
HR系列子母钟系统的母钟（HR-901GB）是一款高端模块化结构产品，整套设备外形只是一个1/2U标准19英寸上架式机箱，除天线蘑菇头需外接至建筑物顶部以外，其所有功能模块和信号输入/输出等接口，都模块化内置安装在机箱内。因此在系统设计时，你基本可以不关心母钟的配置结构，只需要去设计子钟的布点就可以。
异步FIFO通常用于时钟域的过渡，是双时钟设计，即FIFO工作于独立的两个时钟之间，也就是读写时钟域不同。
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