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沙龙
1
回答
从Libero TCL命令启动modelsim
tcl
、
modelsim
我正在做一个微半自由的VHDL项目。我想从一个TCL命令中得到同样的响应。run_tool -name {SIM_PRESYNTH} 如何让modelSim在模拟结束时使用TCL命令打开?
浏览 2
提问于2016-01-07
得票数 0
2
回答
如何找出您在tcl脚本中使用的
Synplify
版本
version
、
tcl
、
synthesis
我喜欢在
Synplify
中启动一个Tcl脚本。根据
Synplify
的版本,它应该做不同的事情。但是我怎样才能在脚本中找到
Synplify
的哪个版本呢?有什么变量吗? 谢谢你,凯
浏览 5
提问于2011-08-10
得票数 1
1
回答
在综合前/综合后用ModelSim模拟VHDL语言设计时有条件地使用库
vhdl
、
fpga
、
modelsim
、
synplify
要添加这些属性,我必须包括
Synplify
库:在文件顶部,然后按如下方式定义该属性:ATTRIBUTE/DATAGEN.vhd(20): (vcom-1598) Library "
synplify
" not found. 我认为这个问题是因为预合成仿真不应该使用这个库。
浏览 3
提问于2019-07-19
得票数 0
1
回答
自由SoC时间约束(*.sdc)差分
fpga
、
register-transfer-level
在设计RTL之后,我创建了my_design.sdc文件(用于限制时钟、输入/输出延迟、.)使用
Synplify
pro.当约束是正确的,我点击合成和我得到另一个my_design_sdc.sdc文件自动Q3:如果是这样的话,如果SmartTime的命令与
Synplify
不同,那么如何确保约束之间的关系是相同的呢?objectList} .]多路复用器-禁用set_multicycle_path n循环-setup -from from_list -to to_list 另外,
Synplify
浏览 0
提问于2018-04-12
得票数 0
回答已采纳
1
回答
如何使用
Synplify
生成比特流(.bin)文件
vhdl
、
fpga
、
xilinx
我使用的是
Synplify
版本9.6.2有人知道这样做的过程是什么吗?
浏览 1
提问于2012-06-26
得票数 1
回答已采纳
1
回答
关于
Synplify
VHDL (从Xilinx ISE导入的代码)
vhdl
、
xilinx
我开始使用Synopsys
Synplify
。导入我的Xilinx ISE项目(完全正常工作)。to_integer“我可以做些什么来将此片段用于
Synplify
浏览 2
提问于2011-11-28
得票数 1
1
回答
为什么格子钻石不使用sdc文件?
lattice-diamond
我继承了一个格子钻石项目。事情似乎很好,特别是对于系统约束文件。在格子响尾蛇文件列表中,我的sdc文件显示为灰色。我试图用与旧的文本相同的文字来做一个新的:# iCEcube SDC# File Generated: Dec 2 2014 13:31:26 # ###############
浏览 3
提问于2022-03-30
得票数 0
1
回答
Synplify
:不支持foo的非常数数据的异步加载。
asynchronous
、
vhdl
、
reset
、
synthesis
在试图使用
Synplify
Pro (格子版)编译和综合我的VHDL设计时,我会收到以下错误和警告:我已经研究过重置分发树和相关内容,认为它可能对我有帮助,但我不完全确定这是造成这个问题的原因。也许这里的任何人都有线索,或者至少在
Synplify<
浏览 0
提问于2016-08-24
得票数 0
2
回答
(shell script - qsub)等待提交的作业完成,然后再执行下一个命令
shell
、
jobs
、
qsub
下面是我的shell脚本的样子:qsub
synplify
.csh...在这里,
synplify
.csh作业已在服务器上提交,但尚未完成。并且它为执行第二行扫清了道路。因此,在处理第一个作业时执行第二行。我希望在作业完成后执行第二行。
浏览 0
提问于2017-02-03
得票数 3
2
回答
点阵钻石显示合成退出9
vhd
、
lattice-diamond
为什么网格钻石在编译时在新项目上显示错误9?Details:FD1P3AX: 30FD1P3IX: 7FD1S3IX: 3IB: 10OB: 9ORCALUT4: 96PUR: 1 VHI:
浏览 7
提问于2019-01-03
得票数 1
2
回答
案子?VHDL2008匹配case语句
syntax
、
vhdl
Synplify
只接受第一个。case_statement ::= case [ ?
浏览 3
提问于2020-01-23
得票数 1
1
回答
Verilog宏展开
macros
、
verilog
、
system-verilog
是否有任何工具(如ncverilog、VCS、
synplify
、vivado等)?它允许您看到Verilog或SystemVerilog宏的扩展输出?
浏览 1
提问于2013-10-15
得票数 1
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1
回答
Yosys和
Synplify
兼容元素
yosys
、
radiant
、
ice40
我想写verilog,可以使用yosys (首选)或使用
Synplify
的Lattice Radiant工具链(例如,从Lattice加密IP所需)来合成。
浏览 6
提问于2019-10-25
得票数 0
1
回答
在Verilog模拟器和VPI代码中使用make的最佳实践是什么
makefile
、
verilog
我已经进入了我的第一个VPI项目的合理阶段,该项目旨在帮助数字滤波器设计。当时我正在使用Icarus,尽管我也想测试Verilator和其他模拟器。我在网上找不到很多HDL项目的Makefile的例子。我对我的实现在某种程度上很满意,可以继续滚动我自己的项目,尽管我希望看到任何组织良好的更大规模的项目。我还没有看过OpenRISC中的Makefiles ... 我正在寻找的一个例子是VPI testbench项目,例如,你已经完成了你的VPI代
浏览 2
提问于2011-06-27
得票数 1
1
回答
在合成工具中,“为tp.zf定义的用户指定的初始值被忽略”是什么意思?
synthesis
基本上,此
Synplify
输出意味着什么:@W: FX1039 :"c:\sftp_root\x002\tinyproc.v
浏览 0
提问于2018-05-10
得票数 0
1
回答
如何在Microsemi/Actel Libero中创建触发器的相对位置?
vhdl
、
fpga
、
flip-flop
看过"Synopsys FPGA
Synplify
Pro for Microsemi : Attribute Reference“之后,我找到了与RLOC直接等价的"alsloc”。
浏览 1
提问于2015-12-21
得票数 1
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1
回答
如何强制合成器使用RAM块来存储数据- VHDL
vhdl
、
fpga
synplify
pro是合成器。
浏览 4
提问于2015-05-08
得票数 0
1
回答
Synopsys
Synplify
Pro合成在使用“`”时失败
verilog
、
synthesis
、
xilinx-ise
、
synplify
当我试图使用这样的构造时,我的合成失败了。`define rd(LOMIC) `def``LOMICwire lod = `rd(LOMIC);E CS231 Unknown macro def VDF_TOP.v (368) syntax.log (13) 09:14:32 Thu Dec 06 Synthesis Check E CS234 expecting identifier immediately following back-quote (`) VDF_TOP.v (36
浏览 3
提问于2018-12-06
得票数 0
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1
回答
FPGA综合一个时钟门控单元到一个LUT,不是LDCE +和?
verilog
、
fpga
、
xilinx
我看了Vivado的网表示意图,发现
synplify
将时钟门控单元合成为一个LUT6单元: 这不是一个无故障的门控单元!这就是函数失败的原因!
浏览 2
提问于2018-04-02
得票数 1
5
回答
绘制VHDL方框图的程序?
diagram
、
vhdl
有没有什么免费的程序可以解析一组VHDL文件并根据它们构建一个框图?
浏览 0
提问于2009-07-20
得票数 10
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