调试FPGA，大家常用的工具主要有以下几种：Quartus，ISE或Vivado ，而仿真工具则常用ModelSim，个别初学者甚至还拿ISE/Vivado或Quartus做过仿真。
Xilinx FPGA支持多种程序文件格式，如.bit/.bin/.rbt/.isc，最常用的为.bit格式，一般用于调试时下载到FPGA片内RAM，掉电会丢失，量产时将.bit文件转换为.mcs格式文件，固化到外部Flash内。
最近因为项目的需要，开始接触到了 Windows PowerShell ISE 这个软件。
对 Vivado 和它的前一代设计套件，ISE 做一个组件功能上的平行比较和总结是很有用的。其目的是让那些具有在 ISE 下工作经验 （但是不具有 Vivado 下经验）的人能够更快的适应新工具的各个特性。详细信息见下表。
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。
EVE-NG（全称EmulatedVirtual Environment），这款模拟器已经不仅可以模拟网络设备，也可以运行一切虚拟机。理论上，只要能将虚拟机的虚拟磁盘格式转换为qcow2都可以在EVE-NG上运行。所以，EVE-NG可以算打造成最佳的网络安全攻防虚拟环境。
本文介绍了ISE14.7安装与常见问题解决方法。首先，针对Windows和Linux系统，介绍了安装步骤和常见问题解决方法。然后，针对软件安装完成后license忘记添加的问题，提供了解决方法。最后，针对Isimulator仿真问题，提供了错误提示解决方法。
本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。
Windows 系统最常用的就是 Xshell 这款终端工具了，但是它只能用于非商业用途，也就是说如果在公司用的话，公司就得掏钱了，当然不是大公司的话，也不会有人查你用盗版的问题。
我们在使用ISE时，有部分同学可能还是习惯使用Modelsim，在此，我们就ISE和Modelsim的关联做一下介绍。
今天给大侠带来FPGA Xilinx Zynq 系列第六篇，本篇内容目录简介如下：
今天给大侠带来FPGA Xilinx Zynq 系列第八篇，本篇内容目录简介如下：
建议PC端访问 https://www.liuluanyi.cn ---- 部署前准备工作 规划好两台ISE的IP地址 两台ISE主机名 对IP做DNS解析 NTP服务器地址(可选) DNS服务器地
在把FPGA设计转化为ASIC设计的过程中，有一个非常重要的步骤必不可少，那就是替换掉原FPGA工具自动生成的IP核，在替换的过程中，需要做的一个非常重要的步骤就是需要用仿真工具单独对设计进行仿真，因为原来的仿真可能是用FPGA工具的联合仿真。本文就介绍一种ISE联合仿真转换为Moldelsim单独仿真的方法，欢迎探讨。以下是详细操作步骤。
本文测试板卡是TL138/6748F-EVM开发板，它是创龙科技基于Omapl138/TMS320C6748＋FPGA核心板开发。由于SOM-TL138F/SOM-TL6748F核心板管脚兼容，所以共用同一个底板。开发板采用核心板+底板的设计方式，尺寸为24cm*13cm，它主要帮助开发者快速评估核心板的性能。
连载《叁芯智能fpga设计与研发-第2-3天》 【工程建立、verilog代码编写、分析综合、仿真、程序下载、程序固化】之 ISE 14.7
很多工具，为了安全和方便，自带了很多库文件。安装软件多之后，系统中有很多重复文件。可以使用rdfind创建硬链接，删除重复文件，节省硬盘空间。
博主一直致力寻找高效的工作方式，所以一直喜欢折腾软件，从刚开始只用软件IDE自带的编辑器，到Notepad++，再到后来的Vim，从用ISE14.7自带的Isim仿真，到发现更好的Modelsim，再到使用do脚本自动化仿真，乐此不疲。之前一直使用Modelsim独立仿真，虽然好用，但是对于IP Core的仿真可真是麻烦，需要找到对应的IP Core库文件，所以博主一直在寻找把FPGA开发工具和Modelsim级联起来的方法，终于被我找到，分享出来！ Vivado2017.3与Modelsim级联
博主一直致力寻找高效的工作方式，所以一直喜欢折腾软件，从刚开始只用软件IDE自带的编辑器，到Notepad++，再到后来的Vim，从用ISE14.7自带的Isim仿真，到发现更好的Modelsim，再到使用do脚本自动化仿真，乐此不疲。之前一直使用Modelsim独立仿真，虽然好用，但是对于IP Core的仿真可真是麻烦，需要找到对应的IP Core库文件，所以博主一直在寻找把FPGA开发工具和Modelsim级联起来的方法，终于被我找到，分享出来！
今天给大侠带来今天带来FPGA 之 SOPC 系列第九篇，同时也是最后一篇，SOPC 补充：altera与xilinx对比，希望对各位大侠的学习有参考价值，话不多说，上货。
作者简介：张磊，思科原厂8年多technical consulting engineer，精通思科数据中心/园区网产品及技术；精通SAN网络架构及产品；熟悉广域网产品及技术。
本文讲述了一位技术社区的内容编辑人员根据社区要求，完成一篇关于ISE14.7和QuartusII软件区别的博客文章，通过介绍ISE和QuartusII软件的使用流程、设计案例、区别比较，以及实际应用中的注意事项，帮助读者快速掌握ISE和QuartusII软件的使用技巧，提高学习效率。
这可以说是最常用的方法了吧,获取指定key的value,当key不存在的时候返回一个默认值,也就是第二个参数.
在IC领域中常用的脚本有Tcl、Perl、Shell、Python等，在这些脚本里面，Tcl（“工具命令语言”（ 即Tcl的全称Tool Command Language））由于其语法简单，易上手等特点，在FPGA开发中越来越受到重视。
版本迁移的操作想必大家已经做过不少了，其中包括从ISE转换到vivado与vivado老版本迁移到新版本。郑智海同学给大家介绍了一下如何把工程从ISE迁移到vivado中。
今天给大侠带来FPGA Xilinx Zynq 系列第二十三篇，开启十一章，讲述Zynq 片上系统的开发等相关内容，本篇内容目录简介如下：
笔者前面介绍Azure的自动化运维时，已经引出了本系列的主角PowerShell，因为在Azure上，使用PowerShell较比使用其他语言再开发，要来得更简单快捷。
本文介绍了如何高效地编写Verilog HDL代码，通过介绍Notepad++和Gvim等编辑器以及ISE、Vivado、Quartus II等FPGA开发工具的使用，帮助读者提高FPGA编码效率和掌握Verilog HDL编程技巧。
FPGA公司主要是两个Xilinx和Altera（现intel PSG），我们目前用的ISE是Xilinx的开发套件，现在ISE更新到14.7已经不更新了，换成了另一款开发套件Vivado，也是Xilinx的产品，intel的开发套件是Quartus II系列，我们实验室这两款公司的开发板都有，不过对于入门来说，选择ISE有两个原因，一是它比Vivado快多了，二是它和Quartus II相比不用自己写测试文件（激励）。实验室的板子这两个公司都有，代码都是可以移植的，学习的话都要学的，软件不是
Mono官网：http://mono-project.com/ 2.0 Release Notes: http://www.mono-project.com/Release_Notes_Mono_2.0 Mono Project Announces Mono 2.0 for Cross-Platform Microsoft .NET Development: http://www.novell.com/news/press/mono-project-announces-mono-2-0-for-cros
请实现一个函数用来判断字符串是否表示数值（包括整数和小数）。例如，字符串"+100"、"5e2"、"-123"、"3.1416"、"0123"及"-1E-16"都表示数值，但"12e"、"1a3.14"、"1.2.3"、"+-5"及"12e+5.4"都不是。
本指导文档适用的开发环境为Windows 7 64bit和Windows 10 64bit。本文档的主要内容为基于ISE的FPGA程序加载、固化等说明。进行本文档操作前，请先按照调试工具安装相关文档安装ISE 14.7软件，并将开发板通过FPGA下载器正常连接到PC机，本文档以TL-DLC10下载器为例进行操作演示。
上一篇文章，介绍了基于STM32F103的JTAG边界扫描应用，演示了TopJTAG Probe软件的应用，以及边界扫描的基本功能。本文介绍基于Xilinx FPGA的边界扫描应用，两者几乎是一样。
今天给大侠带来在FPGA设计应用中如何在ModelSim中添加Xilinx仿真库，话不多说，上货。
感慨之余又想到这句，“你发任你发，我用 Java8” ，想了下，先来整理下 Java8 中 HashMap 新增的一些方法，看看自己平时工作中有用到多少~
Map 是一个接口，它表示一种“键-值（key-value）”映射的对象（Entry），其中键是不重复的（值可以重复），且最多映射到一个值（可以理解为“映射”或者“字典”）。
在Vivado下，有两种方式管理IP。一种是创建FPGA工程之后，在当前工程中选中IP Catalog，生成所需IP，这时相应的IP会被自动添加到当前工程中；另一种是利用Manage IP，创建独立的IP工程，缺省情况下，IP工程的名字为magaged_ip_project。在这个工程中生成所需要的IP，之后把IP添加到FPGA工程中。Xilinx推荐使用第二种方法，尤其是设计中调用的IP较多时或者采用团队设计时。Tcl作为脚本语言，在FPGA设计中被越来越广泛地使用。借助Tcl可以完成很多图形界面操作所不能完成的工作，从而，可提高设计效率和设计自动化程度。Vivado对Tcl具有很好的支持，专门设置了Tcl Shell（纯脚本模式）和Tcl Console（图形界面模式）用于Tcl脚本的输入和执行。本文介绍了如何利用Tcl脚本在Manage IP方式下实现对IP的高效管理。
描述: PowerShell 之父 Jeffrey Snover在加入微软之前是搞Linux的, PowerShell 是构建于 .NET 上基于任务的命令行 shell 和脚本语言,在PowerShell里随处看到Linux Shell的影子如ls, wget, curl 等。但PowerShell绝对不是shell的简单升级。 PowerShell 可帮助系统管理员和高级用户快速自动执行用于管理操作系统（Linux、macOS 和 Windows）和流程的任务, 其实可以看做是C#的简化版本还与PHP语言有相似之处(语法)，与我们可以采用ISE 集成脚本环境进行PS脚本编写;
之所以单独把这个简单的东西拿出来，就是因为这个东西我可能要用到，不能眼高手低，以为简单就一眼带过，之后，用的时候就不能快速地拿出来，处于这个简单的目的，这个知识点贴出来遛遛。
在xilinx ISE中我们使用ROM经常会用到.coe文件，coe文件为xilinx ROM的初始化文件。
在Xilinx ISE环境下，Chipscope利用 ICON 核通过 FPGA 的 JTAG 端口与内核通信；ILA 核可以用来观察 FPGA 内部信号；VIO 核不仅可以观察信号，还可以将外部输入信号传到 FPGA 中去。
博主之前写过一篇文章来谈论如何高效的编写Verlog HDL——菜鸟版，在其中主要强调了使用Notepad++来编写Verilog HDL语言的便捷性，为什么说是菜鸟版呢，因为对于新手来说，在还没有熟悉软件和硬件描述语言的时候，使用Notepad++不需要学习成本，几分钟就能用好，利用其中一些功能，便能相对快捷高效的编写代码。很多人习惯了使用Notepad++，包括我在内。但是当我遇见了它——Vim。相对来说Vim就需要一段时间去适应学习，而且还要合理运用才能发挥出它的最大效率。 Vim其实一款Li
欢迎大侠来到FPGA技术江湖新栏目今日说“法”，当然，在这里我们肯定不是去研究讨论法律法规知识，那我们讨论什么呢，在这里我们讨论的是产品研发以及技术学习时一些小细节小方法等，欢迎大家一起学习交流，有好的灵感以及文章随笔，欢迎投稿，投稿请标明笔名以及相关文章，投稿接收邮箱：1033788863@qq.com。今天带来的是“如何防止reg、wire型信号在使用逻辑分析仪时被优化”，话不多说，上货。
HDB3编解码任务来源于2023年3月4日“FPGA技术讨论群”的一次活动《101群第一次FPGA编码交流研讨会》，要求设计HDB3编解码，本篇文章作者【roy2022】，经作者授权后转发，以下所有文件版权归作者所有。
今天开始阅读jdk1.8的集合部分，平时在写项目的时候，用到的最多的部分可能就是Java的集合框架，通过阅读集合框架源码，了解其内部的数据结构实现，能够深入理解各个集合的性能特性，并且能够帮助自己在今后的开发中避免犯一些使用错误。另外笔者自己也是摸着石头过河，如果有描述不当的地方，希望园友们能够不吝指出，希望能够和大家共同进步！
领取专属 10元无门槛券
手把手带您无忧上云
云服务器
即时通信 IM
ICP备案
对象存储
实时音视频
