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2
回答
什么是在
Verilog
编译
的?
、
我是
Verilog
的新手。预处理-
编译
-装配-链接但是,"
Verilog
:数字设计和综合指南“描述了‘
编译
器’(即
编译
器指令、define,ifdef等)。 在
Verilog
中
编译
意味着仅用于模拟目标?
浏览 6
提问于2020-03-16
得票数 0
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5
回答
在
verilog
文件中定义的宏,但错误显示在modelsim中未定义的宏
我已经在一个
verilog
文件中定义了所有
verilog
文件的宏,比如FabScalarParam.v,我首先在system.do文件中
编译
FabScalarParam.v,然后
编译
其他
verilog
文件但是当我运行"do system.do“来
编译
设计时,它会显示如下错误, # ** Error: I:/programming/EDK/project_4/pcores/instruction_side_v1_00_a/
浏览 0
提问于2012-12-23
得票数 1
3
回答
Verilog
到GDSII
编译
器(开源)
、
、
、
这个问题可能不太适合StackOverflow,但是
编译
器和
Verilog
(可以被认为是编程语言)都与这个项目相关。我在哪里可以找到从
Verilog
语言到GDSII格式或Netlist的开源(或可下载和非商业使用)
编译
器?有许多
Verilog
模拟器(将其
编译
为本机机器代码或C语言),许多
Verilog
- to -FPGA
编译
器,但我想要
编译
器,能够从
Verilog
生成传输器的几何结构。它可以转换为GDSII,但如果
浏览 1
提问于2010-11-15
得票数 5
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1
回答
为什么这一行会出现错误:期望左括号( '(‘) [12.1.2][7.1(IEEE)]?
、
、
、
我有一个用于简单乘法器的
Verilog
代码,如下所示,它需要两个32b输入,它们被分成两个(16-b MSB和16-bLSB)并乘以: parameter WordLen1 = 32, WordLen2
浏览 53
提问于2022-04-20
得票数 -1
4
回答
Verilog
&A&
Verilog
;它们是一样的吗?
、
Verilog
-A和
Verilog
一样吗? 因为当我在ModelSim上粘贴一些
Verilog
的源代码时,总会有一些不能删除的错误。ModelSim能运行
Verilog
吗?
浏览 8
提问于2014-05-11
得票数 2
1
回答
Verilog
web示例的语法错误,是否有多个
Verilog
语法变体?
、
、
我试图
编译
一些非常基本的
Verilog
文件,其中模块输入/输出是由指导员提供的,并且我编写了一个数据流分配,但是我得到了指导员的语法错误。syntax1.v
编译
它并获得以下输出:Command arguments:syntax1.v Tool:
VERILOG
-XL 08.20.001-d log file created Jan 9, 2016 17:5
浏览 2
提问于2016-01-09
得票数 0
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4
回答
如何在Ubuntu上使用
Verilog
HDL?
所以,我有两个问题:
Linux
中最好的模拟器(或IDE)是什么?
浏览 0
提问于2012-11-15
得票数 10
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1
回答
将
Verilog
代码包装在chisel中
、
、
有没有可能把一些
verilog
代码打包成chisel/scala代码?如果是,我该怎么做?我需要在chisel中使用一些
verilog
模块。弗朗西斯科
浏览 3
提问于2014-06-11
得票数 1
2
回答
makefile one
编译
调用多个源,不包括标头
对于
verilog
编译
,一次
编译
多个
verilog
文件是有利的--它们被
编译
成数据库(没有.o文件)。我发现我可以创建这样的规则:
verilog
.timestamp: $(SOURCES) hdr.vh这只允许重新
编译
过时的文件(或当报头过期时所有这些文件)。这感觉很糟糕--有更好的方法来完成这个任务吗?
浏览 1
提问于2018-08-28
得票数 0
回答已采纳
1
回答
在
verilog
中包含模块
我想在另一个文件中包含一个
verilog
模块。如何将其包含在代码中,以及如何
编译
代码以包含头文件?是不是跟c一样?
浏览 1
提问于2013-10-29
得票数 15
回答已采纳
2
回答
Chisel支持(很好)哪些FPGA供应商的主板?
、
Chisel支持(很好)哪些FPGA供应商的主板?市场上的大多数FPGA都是通用的吗?或者我们在购买时需要注意一些细节?如果是这样,我们应该注意什么? 我真的需要一个硬件套件,使模拟和实际合成层之间的差距和麻烦最小化。谢谢!
浏览 129
提问于2020-08-18
得票数 1
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3
回答
设置库以支持链接到多个平台的预
编译
软件的最佳方式是什么,
编译
选项
、
、
我正在维护一个库,其中包含需要链接到第三方可执行文件的
编译
对象。有时可执行文件是为Solaris
编译
的,有时是32位
Linux
应用程序,有时是64位
linux
应用程序。如果它只在
linux
上工作,那就好了,这样我就可以根据操作系统来定义路径。root/path/${MYPLILIB_VER}/rootname/${MYPLIFLAVOR}&
浏览 1
提问于2008-10-03
得票数 0
1
回答
何时在SystemVerilog中使用` `include‘
、
、
我想知道当使用它时,‘`include预处理器指令和’的用途是什么。例如,我使用的是Xilinx的Vivado,我尝试了如下: input logic x, y, ); B B1 (.a(x), .c(z)endmodulemodule B( output logic
浏览 4
提问于2021-04-16
得票数 0
回答已采纳
2
回答
Verilog
全局变量使用率
我正在尝试构建一个
Verilog
文件,该文件从定义文件中导入全局定义,这样我就可以在一个地方跟踪我的所有FPGA端点。
浏览 7
提问于2021-08-17
得票数 1
回答已采纳
1
回答
默认情况下,为VIM或GVIM的某些文件扩展名添加语法突出显示
、
、
在我的
Linux
机器上,扩展名为.sv的文件默认会以
verilog
语法突出显示方案打开,而扩展名为.v或.vs的文件则不会。每次打开这些文件时,我都必须在gvim中手动执行一次:set syntax=
verilog
。谢谢
浏览 5
提问于2017-06-18
得票数 6
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1
回答
如何在Ubuntu中模拟
Verilog
代码?
想要执行
verilog
代码。有可能得到一个图形界面。
浏览 0
提问于2019-04-11
得票数 0
1
回答
当有模块时,为什么在
verilog
中使用函数?
、
、
第1部分如果我是对的,为什么
Verilog
编译
器不能以这样的方式编写,使模块得到函数的处理?我的意思是,为什么
编译
器不能允许程序员在n块内实例化一个模块并停止支持函数呢?
浏览 1
提问于2017-12-23
得票数 5
4
回答
是否可以将系统
Verilog
函数
编译
为C或C++?
、
、
、
、
我为一些用系统
Verilog
编写的硬件开发了一个用C++编写的高级模拟器。 将系统
Verilog
编译
成C/C++可调用的函数?
浏览 12
提问于2011-05-11
得票数 3
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1
回答
理解
verilog
中的有限状态机
、
我已经有了我正在做的项目的
Verilog
代码。不幸的是,我无法理解这个模块-完整的代码张贴在这里。
浏览 7
提问于2022-05-03
得票数 0
回答已采纳
1
回答
Verilog
windows模拟器
、
、
、
、
我在找一个用于窗户的
verilog
模拟器。我所看到的只是veriwell的源代码,
Linux
的makefiles。任何人都有任何建议,我可以在哪里可以找到用于
Verilog
仿真器的二进制文件。
浏览 2
提问于2013-09-09
得票数 0
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