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沙龙
1
回答
vhdl延迟线实现属性
xilinx
在LUT RAM上实现128深8位延迟线时,属性部分使我感到困惑. generic ( SHIFT_OUT : out std_logic_vector(WIDTH-1 downto 0)); signal
浏览 0
提问于2019-09-03
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2
回答
如何确定设计使用的切片数量
vhdl
、
fpga
、
xilinx
我已经使用Xilinx ISE用VHDL实现了一个16位的ALU和一个寄存器文件。有人问我我的设计使用了多少切片,我不知道如何回答这个问题。我不是在处理某个特定的芯片或模拟某个芯片,我只是编写了vhdl,并使用测试台对其进行了调试。
浏览 0
提问于2011-10-11
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4
回答
常量声明是将值存储在块RAM中还是在FPGA的触发器中?
filter
、
vhdl
、
constants
例如,如果我想使用常量将滤波器系数存储在n抽头FIR滤波器中,CONSTANT声明是否会使用FPGA触发器将我的值存储在块RAM或寄存器中?另外,SIGNAL是否可以在不使用内存单元的情况下用于存储系数?
浏览 4
提问于2016-02-29
得票数 2
1
回答
用未用地址有效地推断BRAM
vhdl
、
fpga
我试着检查输入端的地址是否大于DATADEPTH,然后赋值不关心数据,但这会导致整个ram被实现为分布式RAM /
LUTRAM
。
浏览 3
提问于2013-10-24
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1
回答
Verilog -将多个定义连接到一个定义中
concatenation
、
verilog
我有一个case语句,它根据地址决定是否应该将值写入
LUTRAM
或块ram。
浏览 28
提问于2017-01-28
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2
回答
VHDL中通过UART加载的值数组
vhdl
、
uart
我正在用VHDL编写一个项目,其中包括多个矩阵。我希望能够将数据从PC加载到FPGA上的阵列使用UART。我只是在VHDL上迈出了更大的一步,我不确定我是否采取了正确的态度。使用一组信号并通过UART将数据加载到这些信号中的想法可以实现吗?如果我的方法是完全错误的,我怎么能做
浏览 5
提问于2015-08-30
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1
回答
vivado hls循环展开是顺序的
vivado
cyclic -factor 16 -dim 1 "fc_layer/array_cpy" output_sub_arrayset_directive_resource -core RAM_S2P_
LUTRAM
"fc_layer/array_cpy" weight_sub_array set_directi
浏览 53
提问于2019-02-09
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1
回答
Linux on Microblaze bigendian停止加载内核虚拟内存nexys2
linux-kernel
、
embedded
、
embedded-linux
、
microblaze
dcache-byte-size = <0x2000>; xlnx,dcache-force-tag-
lutram
icache-always-used = <0x1>; xlnx,icache-force-tag-
lutram
浏览 12
提问于2014-08-27
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