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3
回答
Quartus
向$error命令抛出一个错误
verilog
、
fpga
、
system-verilog
、
quartus
、
intel-fpga
下面的代码有问题,如果输入数不能被输出数整除,那么
编译
时就会抛出一个错误。[(select + 1) * N_OUTPUTS - 1:(select + 1) * N_OUTPUTS - N_OUTPUTS];但是当我继续进行分析时,
Quartus
我开始怀疑
Quartus
的
编译
器是否支持$error命令(这是我第一次使用它)。 我非常感谢在这个问题上的任何帮助,因为我仍然是这个领域的初学者:)
浏览 13
提问于2020-04-23
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2
回答
如何在ModelSim中添加altera进行仿真?
simulation
、
fpga
、
modelsim
、
intel-fpga
、
quartus
在使用顶级文件(VHDL)和Altera特定的PLL
编译
了一个项目(使用
Quartus
)之后,我尝试用ModelSim来模拟它。问题:如何设置
Quartus
或ModelSim以查看我的顶级文件和 Altera实例?
浏览 2
提问于2016-05-18
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1
回答
在
Quartus
Prime Lite中安装
编译
后的设备库以进行功能模拟?
vhdl
、
quartus
我试图使用
Quartus
中的矢量波形文件对我的VHDL设计使用仿真波形工具进行功能仿真。我相信这可能与Modelsim (安装在我的计算机上)或
Quartus
没有为我试图为-which模拟的设备安装正确的库有关,在本例中是MAXV。我有一些.qdz文件用于我从Altera网站下载的所有设备,我已经将它们安装在
Quartus
中,所以我强烈怀疑我需要使用
Quartus
的EDA模拟库
编译
器来为Modelsim
编译
这些文件,但我不知道在哪里输出它们才能工作
浏览 6
提问于2017-04-09
得票数 0
1
回答
当我试图打开一个项目时,
Quartus
打开,然后关闭它自己。
quartus
我不太清楚为什么会发生这种事。我也认为这是很重要的说,这是只发生在我的一个具体项目。我仍然能完美地打开其他的。
浏览 0
提问于2014-11-16
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2
回答
Quartus
fitter占用大量内存
opencl
、
fpga
、
intel-fpga
、
quartus
我最近在FPGA上做了一个Altera OpenCl项目,当
编译
进入
quartus
_fit时。它需要我的电脑内存的80+% (我有32 of )。大约十个小时后管件就会压碎。我不知道如何解决这个问题,如果合成成功,
quartus
fitter能保证完成吗?谢谢
浏览 0
提问于2017-11-16
得票数 0
1
回答
Quartus
无法使设计适合设备
verilog
、
quartus
我试图构建和
编译
我的i2c - hdmi控制器的设计,然而,当我第一次构建这个项目时,它给了我错误: 错误(11802):无法在设备中进行设计。修改您的设计以减少资源,或选择更大的设备...错误:
Quartus
Prime Fitter未成功。只有Top level input和outputs,它仍然会给
出错
误。我尝试重新启动
quartus
以及我的整个计算机,但没有成功。我可能不是
Quartus
的专家,但如果没有组件,如何
编译
任何东西,更不用说5.5 if的价值了。我做错了什么?
浏览 1
提问于2018-05-21
得票数 0
1
回答
编译
时
quartus
_map.exe上的
Quartus
堆栈溢出
vhdl
、
stack-overflow
、
quartus
在
编译
我的VHDL VGA-Project时,请给我以下答复:在报告中,我可以找到以下信息:Module:
quartus
_map.exe 0xc9dbb: vrfx_add_to_extractor_migration_reportvrfx_add_to_extractor_migration_report + 0x1e77a (synth_vrfx)
浏览 1
提问于2017-11-24
得票数 0
1
回答
错误10430:夸勒斯生成另一个VHDL-文件.!
compilation
、
vhdl
、
quartus
当我用
Quartus
编译
我的项目(15.0Webedu)时,我会收到以下错误消息: 在我的项目文件中
编译
后,
Quartus
在db文件夹中生成另一个名为"nios.vhd“的文件。这个文件与我的文件"NIOS.vhd“不一样,因此我得到了这个错误消息。目前还不清楚的是,为什么
Quartus
会在数据库中生成另一个文件?我怎样才能解决这个问题?
浏览 0
提问于2015-10-07
得票数 1
1
回答
为什么我的设计是成功地由
Quartus
II
编译
,但没有逻辑利用?
compilation
、
verilog
、
fpga
我有Verilog方面的经验,但是我对FPGA和
Quartus
II还不熟悉。我使用
Quartus
II来
编译
一个设计,看看设计使用了多少逻辑。我学习了Altera的
Quartus
II快速教程。我设计的顶层模块是当然,
编译
后,仍然只有两个引脚。你遇到过这个问题吗?你能给我一些提示吗?该设计包含数百行verilog代码,因此应该有逻辑使用。
浏览 4
提问于2013-12-12
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1
回答
在Altera
Quartus
Prime中
编译
fphdl
vhdl
、
point
、
floating
、
quartus
我试图
编译
我的设计,使用fphdl库进行浮点操作。而在modelsim中,当在
Quartus
hdl中进行综合时,模拟是正常的,但
编译
器会抱怨以下语句:理由是:“表达式不是常量”从类似的帖子中我了解到这个
编译
器不喜欢frac'high-base不受约束。variable frac : UNSIGNED (23 downto 0); variable base
浏览 2
提问于2016-02-27
得票数 2
1
回答
如何改变输入时间?
vhdl
、
fpga
我试图跟随 wiki页面(特别是
quartus
项目文件中的“支持示例材料”)来了解如何使用所提供的vga控制器。我的主要目标是让黄色块出现在我的显示器上,如这个
quartus
项目中的代码所示。然而,在我将项目导入
quartus
之后,
编译
它,然后将它放在面板上,我的监视器说:“监视器显示不支持当前的输入时间。请将您的输入时间更改为1920 x 1060 Hz或任何其他监视器列出的时间。”
浏览 12
提问于2015-11-27
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1
回答
为什么
Quartus
Prime不想忽略用于仿真的systemverilog断言?
system-verilog
、
system-verilog-assertions
当我试图
编译
设计时,
Quartus
Prime在这个属性声明中失败了 如何: 谢谢
浏览 6
提问于2017-10-25
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2
回答
如何检测
编译
器
vhdl
Quartus
可以直接使用.mif文件,并且可以在textio的帮助下为我编写的模拟器(一个快速而肮脏的) .mif文件解析器。有没有一种方法可以检测合成器工具(在我的例子中是
Quartus
),并在没有被合成器工具
编译
的情况下生成textio文件加载器进程? ()
浏览 1
提问于2012-01-09
得票数 3
1
回答
Case语句崩溃模型sim
verilog
、
modelsim
、
quartus
我对ModelSim和
Quartus
相当陌生,对于大学来说,我需要在I²C接口上制作一个HDMI控制器。我正在将一些给定的代码重写到我自己版本的HDMI I²C接口中。在我的版本中,合成和
编译
都很好。(我不能在ModelSim中测试给定的项目,因为它得到了其他错误。) 我可以根据需要提供更多的代码段,但这是单独导致崩溃的代码段。(我尝试了那里的其他块或将其注释掉。
浏览 4
提问于2018-05-18
得票数 0
1
回答
编译
nr.f
90
时
出错
fortran
、
fortran90
我需要在我的Fortran
90
代码中使用MRQMIN子例程。在这个子例程中,还有一些其他模块nrtype.
90
、nrutil.f
90
和nr.f
90
。我正在使用这些命令
编译
所有这些模块和我自己的代码ifort -c nrutil.f
90
ifort test.f
90
nrutil.o nr.o -o test /tm
浏览 1
提问于2013-10-18
得票数 2
3
回答
Quartus
和modelsim -
编译
大小转换
verilog
、
system-verilog
、
modelsim
、
hardware-programming
、
quartus
我将尝试在
Quartus
中
编译
,并在ModelSim中模拟一些模块。接下来,我在
Quartus
中
编译
(合成)它,并显示以下警告:truncatedendcase elseend在
Quartus
中<
浏览 4
提问于2014-12-11
得票数 0
1
回答
我的FPGA设计在
Quartus
中的最大频率(Altera)
fpga
、
intel-fpga
、
quartus
有人告诉我,在
编译
过程中,
编译
设计的最大频率是估计的,可以在日志中的某个地方查看--我的问题是,我找不到它。知道它在
Quartus
13.0的位置吗?截图会很好,提前感谢你的帮助。
浏览 5
提问于2016-07-03
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1
回答
加载共享库时
出错
: libpng12.so.0:错误的ELF类: ELFCLASS64
22.04
、
libpng
我试图在Ubuntu22.04(64位)上运行
Quartus
13,和许多其他人一样,libpng12.so.0不允许它运行。首先,它不能提供文件。然后我从对另一个问题的回答下载并安装了包,然后手动将文件放在
Quartus
安装文件夹中,因此错误更改为:
Quartus
的安装文件夹有一个路径:/home/developer
浏览 0
提问于2022-12-29
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2
回答
VHDL - Testbench内部信号
vhdl
、
modelsim
、
quartus
init_signal_spy("Q4/C1/A1/chip_sel","/chip_sel",1); end process spy_process; 我检查了
Quartus
II库文件夹,util在正确的位置。
浏览 3
提问于2016-02-03
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1
回答
Quartus
Ⅱ中后合成verilog模型的生成
vhdl
、
verilog
、
fpga
、
xilinx
、
intel-fpga
在Xilinx上,我有netget,可以生成verilog或vhdl后合成模型,我的设计可以自由使用,例如在iverilog
编译
器中。I
quartus
ii我找到了
quartus
_eda工具,但我无法执行我想要的,我可以生成*.vo文件,这些文件看起来很好,但我无法找到库来覆盖在那里使用的元素。
浏览 3
提问于2015-09-28
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