我正在尝试为我的VHDL语言设计写一个systemVerilog测试台。问题出在数据类型上。punti_retta : out integer range 255 downto 0;对于第一个,我在systemVerilog测试平台中尝试了"integer 7:0 punti_retta“;但是,该工具忽略了范围定义,根据波形,它是错误的。我应该在我的</
我对此进行了研究,但我在其他网页上找到的例子破坏了链接。我正在寻找一个示例,说明如何将包含在包中的自定义VHDL记录导入SystemVerilog测试平台。我使用的是modelsim,所以我读到我需要使用-mixedsvvh开关。我需要在vcom和vlog调用中使用这个交换机吗?此外,还有另一个交换机[b | s | v],当我使用s时,它会给出一个错误:
我在设计中使用了时钟切换电路。这是细胞的行为模型。always @ (posedge CP) begin end
在我的模拟过程中然而,这并没有完全涵盖真正的行为。只要Q改变了它的状态,它从哪里开始(0或1)并不重要。出于模拟目的,如何将Q_int初始化为0或1?我怎样才能实现这样的事情:
Q_int = random(0 or 1)