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沙龙
4
回答
如何在Ubuntu上使用
Verilog
HDL?
programming
所以,我有两个问题:
Linux
中最好的模拟器(或IDE)是什么?
浏览 0
提问于2012-11-15
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1
回答
默认情况下,为VIM或GVIM的某些文件扩展名添加语法突出显示
vim
、
vim-plugin
、
vim-syntax-highlighting
在我的
Linux
机器上,扩展名为.sv的文件默认会以
verilog
语法突出显示方案打开,而扩展名为.v或.vs的文件则不会。每次打开这些文件时,我都必须在gvim中手动执行一次:set syntax=
verilog
。谢谢
浏览 5
提问于2017-06-18
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1
回答
理解
verilog
中的有限状态机
fpga
、
fsm
我已经有了我正在做的项目的
Verilog
代码。不幸的是,我无法理解这个模块-完整的代码张贴在这里。
浏览 7
提问于2022-05-03
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1
回答
Verilog
windows模拟器
hardware
、
simulation
、
verilog
、
simulator
、
eda
我在找一个用于窗户的
verilog
模拟器。我所看到的只是veriwell的源代码,
Linux
的makefiles。任何人都有任何建议,我可以在哪里可以找到用于
Verilog
仿真器的二进制文件。
浏览 2
提问于2013-09-09
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1
回答
Verilog
代码颜色丢失
vim
、
verilog
我在
Linux
操作系统上使用gvim编辑器在
Verilog
上工作。由于系统故障,我丢失了一些文件。以前
verilog
代码的预定义变量过去是彩色的,但现在不是了。我怎么才能找回那些颜色呢?
浏览 4
提问于2012-07-10
得票数 2
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4
回答
从命令行使用Quartus
verilog
、
fpga
、
intel-fpga
我正在尝试从命令行使用
Linux
(Kubuntu 12.04 LTS)上的Quartus II 13.0 (免费Web包),以便从
Verilog
RTL生成
Verilog
技术网表。我需要在一个项目中比较不同工具为数千个生成的
Verilog
文件生成的合成结果。因此,使用GUI并不是一个真正的选择。例如,在Xilinx Vivado中,我可以使用以下TCL命令来完成此操作:synth_design -part xc7k70t -top top_modulewrit
浏览 6
提问于2013-07-03
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1
回答
Emacs从缩进中排除关键字(
Verilog
)
emacs
、
verilog
、
indentation
我在使用下面的emacs缩进选项时遇到了问题我想将其设置为4,以申请1行if-else,for,case ..等 但是当我这样做的时候,它缩进了module
浏览 37
提问于2021-03-03
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1
回答
对文件的全局路径调用$readmemh()
memory
、
verilog
、
system-verilog
我目前在file.txt上从/<工作区>/< RUN_DIR>调用$readmemh()。我尝试用'~‘作为全局路径的前缀,但这样做不起作用,而且只有原始的全局路径也不起作用。
浏览 4
提问于2021-02-25
得票数 0
1
回答
修改
verilog
模式缩进
emacs
、
verilog
、
indentation
、
system-verilog
、
emacs24
我试图让
verilog
模式使用2个空格缩进所有内容,但decl和always除外。(setq
verilog
-indent-level-directive(setq
verilog
-indent-level-module(setq
verilog
-indent-listsnil)这些是测试模块上的结果`define
浏览 6
提问于2015-06-23
得票数 10
4
回答
Verilog
&A&
Verilog
;它们是一样的吗?
verilog
、
modelsim
Verilog
-A和
Verilog
一样吗? 因为当我在ModelSim上粘贴一些
Verilog
的源代码时,总会有一些不能删除的错误。ModelSim能运行
Verilog
吗?
浏览 8
提问于2014-05-11
得票数 2
1
回答
使用emacs导航
verilog
begin和end块以显示结构
emacs
、
verilog
我使用emacs
verilog
-mode来构建一些
verilog
源代码。然而,我观察到当代码变得很大时(就像在case语句中),我发现很难理解哪个begin与哪个end块配对。
Verilog
模式有一个emacs函数,它向每个end块添加注释,显示它与哪个begin块配对。但是,这对于每个begin和end块都会显示出来。我想知道在emacs中导航
verilog
时有哪些选项?在给定语言中使用的分隔符的情况下(我应该能够指定begin,end是me分隔符,而不是C中的{} ),有什么函数可以执行代码折叠吗?
浏览 2
提问于2018-04-20
得票数 1
1
回答
缺少公司模式下
verilog
模式的完整候选人
emacs
、
elisp
、
verilog
、
system-verilog
我正在使用公司模式做自动完成在
Verilog
-模式.我想写end并开始一个换行符。或者我应该把这个问题提交给公司模式的开发者或者
Verilog
模式的开发者?
浏览 2
提问于2014-08-27
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1
回答
在Emacs
Verilog
模式下的if语句后插入"begin“
emacs
、
verilog
、
emacs24
我使用Emacs创建和修改
Verilog
代码已经有一段时间了。然而,在
Verilog
模式下,当我尝试使用emacs命令插入"if“语句时,会遇到一个小问题:// the rest of the codeif (a<b)//rest of the code 在深入研究了可用的
Verilog
自定义选项后,我发现了一个名为
Verilog
Indent Be
浏览 6
提问于2012-08-07
得票数 1
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1
回答
Yosys无法打开包含文件
verilog
、
yosys
我用yosys得到了一个Can't open include file错误。是否有命令行参数来定义包含目录和/或它正在寻找包含文件的默认目录?
浏览 0
提问于2015-10-27
得票数 2
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2
回答
如何在emacs中禁用
verilog
模式下的自动换行
emacs
、
verilog
、
mode
see;
verilog
-auto-indent-on-newline t"t" means true, change it to "nil" and restart Emacs.mode1.> Click on the Pull
浏览 0
提问于2014-11-24
得票数 2
1
回答
对齐圆括号Emacs
emacs
现在发生的情况如下: f我希望发生的事情如下: f或 f我的Emacs处于
Verilog
模式。
浏览 5
提问于2018-03-22
得票数 0
1
回答
寻找用于模拟包括可重构逻辑的设计的开源工具
open-source
、
software-testing
、
simulation
我使用Chisel创建了一个漂亮的可重构逻辑数组,并发现自己无法测试得到的
Verilog
。我可以看到,通过将
Verilog
输出与Chisel源版本的
Verilog
进行比较,生成的
Verilog
很可能是正确的,其中消除了可能导致组合反馈的连接。
浏览 0
提问于2016-01-12
得票数 2
1
回答
如何使用emacs
verilog
-mode获取声明顺序AUTOINST?
emacs
、
verilog
、
local-variables
但是,我需要对多个实例化使用-f批处理,所以我尝试使用"emacs --batch file.v emacs
verilog
- AUTO_TEMPLATE -auto“。如何使用emacs
verilog
-mode获得声明顺序AUTOINST?的文档,我似乎需要使用
verilog
-auto-arg-sort:nil和
verilog
-auto-inst-sort:nil 我尝试将它们设置在~/.emacs和文件底部,但没有区别。// Local Variables: /
浏览 226
提问于2020-12-11
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1
回答
如何删除
Verilog
模式Emacs中的尾空白
emacs
、
verilog
我试图删除
Verilog
模式下的尾随空白。我已经用菜单定制了
Verilog
模式:"
Verilog
-> Customize模式.“。'(
verilog
-auto-delete-trailing-whitespace t)'(
verilog
-auto-hook(quote (delete-trailin
浏览 9
提问于2016-05-14
得票数 0
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1
回答
将
Verilog
代码包装在chisel中
scala
、
verilog
、
chisel
有没有可能把一些
verilog
代码打包成chisel/scala代码?如果是,我该怎么做?我需要在chisel中使用一些
verilog
模块。弗朗西斯科
浏览 3
提问于2014-06-11
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