我有一个verilog文件，我想在其中包含的是一个执行一些数学运算的任务，然后我在另一个文件中include "maths.v"，并通过在另一个文件中的initial begin - end块中写入mathsfunction;来调用该任务，该文件应该在该点运行该任务。mathsfunction;，这是Global declarations are illegal in Verilog</e
浏览 10提问于2017-10-21得票数 0
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我正在尝试在matlab中读取一个文本文件，并将其转换为位。然后，我想访问它们并将它们存储在verilog模块的一个寄存器中。然后，我在模块中使用这些位。我能这么做吗？如果是，是如何实现的？谢谢。
浏览 0提问于2011-05-06得票数 1
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我正在尝试编写一个任务，它给出一个变量paddr不同的值：task paddr1;input clock;
#100; #100; #100; #100;
endtask我试着从测试平台调用这个任务，并写道: paddr1 (paddr，clock)；
它通过了编译，但当我试图运行模拟时，我得到了一个错误消息:对'paddr
浏览 7提问于2009-04-09得票数 1
我使用Chisel创建了一个漂亮的可重构逻辑数组，并发现自己无法测试得到的Verilog。我可以看到，通过将Verilog输出与Chisel源版本的Verilog进行比较，生成的Verilog很可能是正确的，其中消除了可能导致组合反馈的连接。有人知道有什么开源工具可以完成模拟电路的任务吗？
浏览 0提问于2016-01-12得票数 2
我正在Verilog建一个4位ALU。我们已经建立了一个使用大门的位置，点击和拖动部分Quartus，现在我们正在做Verilog。在第一个任务中，我将一些值设置为VCC，一些设置为GND。我能在Verilog做这件事吗？这是第一个位B值。如何在Verilog中复制，将I2和I3设置为VCC？
这是我的4x1 MUX代码：
浏览 2提问于2018-04-11得票数 0
对于我的任务，我需要在日志文件中获取模型中的verilog模拟结果。我已经拍摄了波形窗口的截图。除此之外，我还从成绩单窗口取出了打印件。
有没有办法将记录保存到日志文件中？请解释用于存储verilog模拟结果的命令。
浏览 5提问于2017-07-19得票数 0
我正在寻找一个语句(像task/function )，它能够在任务结束时连续分配(局部变量的)输出，而不是一次。initial begin test(8'd10,out_from_task1) ; join我得到的值是最后一个，那么out_from_task1的值是12。我可以在不使用Verilog中的全局变量的情况下做
浏览 72提问于2018-12-11得票数 1
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我试图在同一个initial begin中生成多个QuestaSim 2021.3中的VCD文件(最新)。我在QuestaSim用户手册中找到了这一节：
但是，我只能将"/hardcoded/path/ to /vcdfile.vcd“作为文件名传递，这对于单个VCD文件是正确的。这是我的密码： input logic clk, input logic [31:0] a, b,
output lo
浏览 22提问于2022-06-29得票数 0
我正在做一个关于用Verilog实现SPI Master的教程。我已经很好地理解了模块是如何工作的，以及不同的模块做了什么。 但现在我来看模拟，它是用SystemVerilog编写的。我使用的是Xilinx ISE Design Suite (我有一个Mimas V2 -Spartan6FPGA开发板)，它不支持SystemVerilog。我的问题是，我如何用Verilog编写这个SystemVerilog模拟？ 我试过用.v替换逻辑类型，但我不知道r
浏览 101提问于2019-08-24得票数 0
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我正在尝试构建一个任务，它必须深入研究一些层次结构，可以简明扼要地比较特定实例上的不同引脚。具体地说，我想做一些类似以下的事情： input integer pin; integer i, j;$display("ERROR Expected=%b, @ %0t",expected[j*10 + 9],$time); endendtask
不幸的是，尝试这样做会在
浏览 10提问于2015-01-08得票数 0
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我想要创建一组周期任务集，具有不同的周期和执行时间，在verilog模块中，该任务将创建这样将操作某种操作，并将在一定时期后执行。所以，在高级语言中，如c{}我想，我会用那个func()作为操作，然后再调用..this func() .在verilog这样做是正确的吗？？同时也可以测量testbench...after仿真中的执行时间和执行周期。任何建议都是非常有用的。
问候
浏览 2提问于2013-12-28得票数 0
非常感谢这里是我的Verilog代码 input [127:0] before_MixColumns,
output reg [127:0
浏览 4提问于2021-05-21得票数 0
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我在SV的forever循环中有一个fork-join_none块，它有两个线程。一个线程是对SV本身中的任务的调用。另一个线程是对从CPP导入的函数的调用。是否可以并行运行这两个线程？我试过了，但是一旦CPP函数被调用，control就不会返回到sv端，使得SV中的另一个线程无法工作。
如何将这两者并行运行？
浏览 5提问于2018-08-27得票数 0
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你好，伙计们，我正试图把下面的vhdl代码翻译成verilog，但是，即使它们看起来很像，它也不起作用。我没有错误，但是它不是与verilog一个工作，而是与vhdl一个工作。z(17 downto 1):=z(16 downto 0);p<=z(17 downto 8);
end Behavioral;
到Verilog代码，这里是我的代码，但它不工作。
浏览 0提问于2015-12-19得票数 0
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我是Verilog的新手，如果有人能帮我做这件事，我会非常感激的。我有一个任务写在一个单独的文件中-- "task.v“： reg a,b,c,d;endtaskendmodulemodule tb(); assign_inp
浏览 4提问于2016-06-03得票数 1
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我正在开发一个打开Zynq板的应用程序。我开发了在ARM主机上运行的C代码，并为PL实现和综合了这些代码。我在PL和PS之间有数据传输。但是，我没有董事会。我想测试我的程序并评估我的系统(资源，吞吐量和延迟，…)。谢谢
浏览 5提问于2016-08-31得票数 1
我想要使用VPI编写一个Verilog任务来比特绑定一个接口；但是，我不知道如何从VPI任务中提前模拟时间。我目前正在使用Mentor Graphics Questa，但也可以访问Icarus Verilog。我已经成功地在我有兴趣控制的端口上强制值，但模拟时间不会提前，即使在vpi_put_value上指定了延迟也是如此。
这通常是如何实现的？
浏览 2提问于2013-06-11得票数 4
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