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如何在verilog编程语言中编写wdata((8*j)+7)：(8*i) =$random？，其中i和j是reg类型变量。Modelsim给出了常量范围变量的错误。我怎么才能以恰当的方式写出来呢？
浏览 25提问于2017-01-05得票数 0
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我在Verilog有一个案例结构，大约有95个病例。5'd2: header_buffer[23:16] <= writedata;正如你所看到的，有一个非常可预测的模式。有没有更好的方法来写这个，这样我就不需要手动写出所有的案例，这样我就可以将它缩放到任意大的大小，比如100或200个案例？似乎某种类型的for循环语法非常有用。
浏览 2提问于2014-04-30得票数 5
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我有这样的向量我想把它转换成一个M*N大小的数组，一个伪码可能是：因此，我想连接数组中向量的元素。我试图使用一个循环来完成它，但是当我试图模拟它时，它会在没有描述的情况下给出致命的错误。有更简单的方法吗？谢谢！
浏览 1提问于2016-10-24得票数 0
在Python中，我可以选择偶数或奇数位，如下所示：>>> bits[0::2]>>> bits[1::2]如果我可以用Verilog来做这件事，那将是非常实用的，这样我就不必扩展表达式并手动进行了。扩展(即{a[0],
浏览 0提问于2012-12-22得票数 4
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假设我们有128位reg：我们首先从其中选择一个32位的单词，然后从这个单词中选择字节，所有这些都使用切片：不幸的是，我在SV 3.1a规范中</em
浏览 23提问于2017-12-14得票数 0
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当我尝试写入其中b的位都为'1‘的ab+1时，reg a的值不会更新，但当我尝试ab+1'b1时，它会更新 awaddr
浏览 0提问于2019-08-28得票数 1
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众所周知，我们可以很容易地使用切片从数组中提取数据：>>> L[::2]当我需要使用切片时，我经常编写代码，如下所示：我现在好奇的是:为什么没有单一的运营商来实现这一点？例如，在Verilog中，我们可以像这样使用切片：有没有其他方法可以轻松实现这一功能？
浏览 0提问于2018-09-11得票数 1
试着用Karatsuba乘法器将两个二进制数相乘，下面的逻辑对无符号数很好，但是当我将输入之一改为负数时，得到的答案却是错误的。在下面的示例中，a=1010011111000000(等于-88.25)和b= 0001010001000000(等于20.25)。答案应该是11111001000001001111000000000000(equals:-1787.0625)but，我最终得到的答案是。采用定点逻辑，输入16位，分数8位，输出32位和16位。
浏览 22提问于2022-11-11得票数 -1
我正在尝试合成一个使用Intel Quartus软件的设计。在合成流程中，我得到了一个警告："Verilog声明警告:向量有超过2**16位“。由于工程规格，导线长度超过2^16位。在Verilog/System Verilog中是否有任何关于导线最大位宽的限制？
浏览 0提问于2019-07-28得票数 1
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我有一个包含512位的缓冲区，我只想将稀疏的位发送到Verilog中的其他模块。
我的记忆就像reg[511:0]mem[68]一样。另一个模块一次可以接受32位，它不需要内存中的所有512位，只需要稀疏位。如何在Verilog中发送这些稀疏位？
浏览 1提问于2015-07-07得票数 0
我们有一个带有字符串参数的模块xxx。分析值"abcd“是32位，但"abc”是24位。有没有一个很好的解决皮棉问题的方法？
浏览 0提问于2020-09-17得票数 1
我正在Verilog建一个4位ALU。我们已经建立了一个使用大门的位置，点击和拖动部分Quartus，现在我们正在做Verilog。在第一个任务中，我将一些值设置为VCC，一些设置为GND。我能在Verilog做这件事吗？这是第一个位B值。如何在Verilog中复制，将I2和I3设置为VCC？
这是我的4x1 MUX代码：
浏览 2提问于2018-04-11得票数 0
我使用vhdl中的整数输入和输出构造了我的代码。现在，我想在verilog中构造相同的代码。但是我知道verilog中的输入端口不能是整数类型的。我们能做些什么。我更喜欢一个可合成的答案。
浏览 3提问于2016-04-16得票数 2
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我正在写一个64位kogge stone加法器的verilog代码。请告诉我如何写预处理阶段的计算，产生和传播信号的64位输入使用循环在verilog？for(i=0;i<64;i=i+1)assign p[i]=a[i]^b[i];end这段代码是我写的，我在网上研究了很多，但找不到正确的方法。在Modelsim中<
浏览 6提问于2018-02-03得票数 0
我有130位数据向量块，其中2位是头位，128位是数据位，报头位可以在130位向量中的任何位置，我必须处理在头位之后的128位，如果在130位向量中的某个位置检测到报头，那么假设在第60位位置，我必须处理60位当前向量块和68位下一个向量块。我试图修复数据向
浏览 9提问于2015-07-03得票数 0
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我试图在硬件(使用Verilog)中实现这个伪代码所描述的函数： output [63:0] = b[63:56], c[X-1:0], b[Y-1:0]A是一个布尔值，而输出b和c是64位长。X和Y在运行时变化，所以它们不能是Verilog变量。X的值随A而变化： X = 56 - Y而Y是从6位<
浏览 0提问于2017-10-26得票数 0
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下面是reg赋值的声明但是在模块的最后一行，我得到了这个错误，它指向相同的reg赋值。因为我使用verilog的全部经验只是一本书：
浏览 3提问于2012-11-30得票数 0
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例如，在Verilog中，相比之下，有“逻辑与”和“逻辑或”： x = a && b; //logical "and"然后是“按位与”、“按位或”和“按位异或”：
//Verilog</e
浏览 86提问于2019-08-22得票数 1
我想在verilog中实现以下算法。是否有方法更新verilog中的输入，就像c/c++(例如，a=a+i;)d←(d ⊕ a) >>> 32d←(d ⊕ a) >>> 16d←(b ⊕ c) >>> 63
这里a，b，c，d是64<em
浏览 1提问于2017-11-09得票数 0
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因此，问题是我需要初始化一个32位字的数组，在循环中包含一个字节模式，这个循环变量的维数非常差(不是我的代码)。因为这是一次快速的黑客攻击，所以我不想重新构造循环，只是为了尝试测试代码。我认为每个子表达式的长度：没有正确地调整(由于某种原因是32位)，所以整个级联就会被截断。
浏览 3提问于2017-12-11得票数 1
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