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沙龙
1
回答
在Emacs
Verilog
模式下
的
if语句后插入"begin“
emacs
、
verilog
、
emacs24
我使用Emacs创建和修改
Verilog
代码已经有一段时间了。然而,在
Verilog
模式下,当我尝试使用emacs命令插入"if“语句时,会遇到一个小问题:if (a<b) begin但是,我需要emacs在下一行插入"begin“,如下所示:begin//rest of the code 在深入研究了可用
的
浏览 6
提问于2012-08-07
得票数 1
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2
回答
我可以在
Verilog
中
调用VHDL
函数
吗
vhdl
、
verilog
、
system-verilog
我目前正在尝试在我
的
Verilog
设计中使用某些遗留
的
VHDL代码。虽然可以在
Verilog
中
实例化VHDL模块,但我找不到在
Verilog
中
调用VHDL
函数
的
方法。(除了将其包装在VHDL模块
中
并实例化该模块之外)。有没有办法在
Verilog
中直接调用VHDL
函数
?
浏览 1
提问于2016-04-21
得票数 5
1
回答
当有模块时,为什么在
verilog
中使用
函数
?
verilog
、
hdl
、
hardware-programming
第1部分第2部分 如果我是对
的
,为什么
Verilog
编译器不能以这样
的
方式编写,使模块得到
函数
的
处理?我
的
意思是,为什么编译器不能允许程序
浏览 1
提问于2017-12-23
得票数 5
1
回答
Python导入全局变量
的
不一致行为
python
(2)print "N1 data: ",my_parser.ckt_data["N1"] from collections import defaultdict global
verilog
_inpsglobal
verilog
_outs
ve
浏览 0
提问于2014-09-15
得票数 0
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2
回答
为什么在
Verilog
函数
中
不允许非阻塞赋值?
verilog
、
system-verilog
、
hdl
我读到过在
Verilog
函数
中
不允许使用非阻塞赋值。有人能对此提出一个合理
的
解释吗?
浏览 0
提问于2012-08-20
得票数 6
4
回答
是否可以将系统
Verilog
函数
编译为C或C++?
c++
、
c
、
code-reuse
、
verilog
、
system-verilog
我为一些用系统
Verilog
编写
的
硬件开发了一个用C++编写
的
高级模拟器。 将系统
Verilog
浏览 12
提问于2011-05-11
得票数 3
回答已采纳
2
回答
Verilog
中
的
哪些结构可以包含
函数
定义?
function
、
verilog
、
system-verilog
我对
verilog
很陌生,并试图找出
函数
可以在
verilog
中
定义/声明
的
位置(就像我知道
函数
可以在包
中
定义一样,还有什么?)提前谢谢。
浏览 0
提问于2016-12-07
得票数 0
回答已采纳
1
回答
如何修复
Verilog
::VCD::写错误:无法定位对象方法addSignal?
perl
、
cpan
我怀疑我在Perl
中
犯了一个导入错误。$writer->
Verilog</e
浏览 2
提问于2017-12-12
得票数 1
1
回答
Emacs对齐模式不会对齐注释/内联注释
emacs
、
elisp
、
verilog
、
emacs24
我想在这个
verilog
代码示例
中
对齐注释/内联注释。我计划通过突出显示区域并执行M-x align来分别对齐每个部分。我发现lisp代码可以对齐
verilog
代码,并且运行得很好,但是我无法获得注释来对齐我
的
生命。我开始认为在align模式下它被禁用了。这里是奇怪
的
部分,我可以添加一个调用'align-regexp‘
的
函数
来实现这个功能(见下文)。此外,当我将相同
的
regexp应用于上面的'align‘
函数</e
浏览 0
提问于2014-04-30
得票数 2
1
回答
在后端执行附加命令,获取要生成
的
文件
yosys
我目前正在寻找一种在Yosys
中
执行iverilog in
的
方法,更准确地说是在write_
verilog
步骤
中
。我需要将将由write_
verilog
生成
的
文件提供给iverilog (原因是,我需要维护变量源信息,这些信息保存在yosys属性
中
)。 然而,execute()
函数
只有在
函数
结束时才会写入文件。如果我使用通过write_
verilog
生成
的
文件调用iverlog testbench.
浏览 5
提问于2020-12-12
得票数 0
1
回答
如何在
verilog
模式下设置emacs使用3个空格而不是制表符?
emacs
、
verilog
、
emacs23
我是emacs
的
新手(使用版本23.3),我想将默认
的
tab键设置为在
verilog
模式下插入3个空格,而不是一个制表符。我确实在堆栈溢出中找到了一些关于这方面的帖子。其中一些包括: (custom-set-variables '(<em
浏览 4
提问于2011-11-28
得票数 1
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1
回答
verilog
中
任务和
函数
的
默认存储是什么?(自动/静态)?
verilog
、
system-verilog
此外,在系统
verilog
的
情况下,默认存储是否不同?
浏览 4
提问于2017-06-28
得票数 0
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1
回答
使用emacs导航
verilog
begin和end块以显示结构
emacs
、
verilog
我使用emacs
verilog
-mode来构建一些
verilog
源代码。然而,我观察到当代码变得很大时(就像在case语句中),我发现很难理解哪个begin与哪个end块配对。
Verilog
模式有一个emacs
函数
,它向每个end块添加注释,显示它与哪个begin块配对。但是,这对于每个begin和end块都会显示出来。我想知道在emacs中导航
verilog
时有哪些选项?在给定语言中使用
的
分隔符
的
情况下(我应该能够指定begin,end是me分隔符,而不是C
浏览 2
提问于2018-04-20
得票数 1
2
回答
运行sbt时缺少生成文件
chisel
我在我
的
chiselMainTest列表
中
添加了“-后端”和"v“,虽然我得到了
verilog
输出,但我也得到了一个构建错误:.: fatal error: 'vpi_user.h' file not found ^sbt运行
的
完整列表如下Nonzero exit code: 1 [error
浏览 4
提问于2015-10-05
得票数 2
回答已采纳
1
回答
$signed和
verilog
中
的
签名有什么区别?
logic
、
verilog
、
system-verilog
、
hdl
、
register-transfer-level
在
verilog
中
,$signed和signed'有什么区别?
浏览 6
提问于2019-09-25
得票数 1
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1
回答
修改
verilog
模式缩进
emacs
、
verilog
、
indentation
、
system-verilog
、
emacs24
我试图让
verilog
模式使用2个空格缩进所有内容,但decl和always除外。这是我添加到我
的
.emacs
中
的
:(setq
verilog
-cexp-indent 0)`ifndef MY_MODULE_SV `define此外,count
的
声明与端口声明对齐,这很奇怪。emacs 24.3.1,我不确定如何只使用
verilog<
浏览 6
提问于2015-06-23
得票数 10
1
回答
verilog
中
的
ascii-十六进制转换
c
、
ascii
、
hex
、
verilog
我正在寻找一个
Verilog
函数
来将我
的
ASCII输入字符串转换为十六进制输出。我不确定我能不能用C语言和
Verilog
来实现它。到目前为止,我可以通过使用以下命令将输入
的
ASCII字符串打印为十六进制值:for(c = 0; c < strlen(callid); c++) printf("TO: %x ", callid[c]);有没有办
浏览 5
提问于2010-11-09
得票数 0
回答已采纳
1
回答
verilog
中
的
函数
verilog
我使用下面的代码作为ModelSim
中
的
函数
,它引发了“全局声明在
Verilog
2001语法
中
是非法
的
”
的
错误。有人能帮我这个忙吗?
浏览 12
提问于2021-11-06
得票数 1
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1
回答
均匀分布
的
随机实数
random
、
verilog
、
distribution
、
uniform
在
verilog
中分布均匀
的
0,1范围内是否有生成随机实数
的
函数
?我尝试了$random%2,但它只生成整数值{-1,0-1}。在VHDL中有一个
函数
uniform(),
verilog
中有类似的
函数
吗?
浏览 0
提问于2018-07-01
得票数 0
回答已采纳
1
回答
使vim‘%’命令在
verilog
类型代码
中
更有用
vim
、
vi
、
verilog
在VIM
中
,%是一个非常好
的
节省时间
的
命令。我在
verilog
工作,它没有太多
的
括号。所以我想知道在
verilog
中
是否有任何机制可以有效地使用%。例如: 同样,module对endmodule,begin对end。当我们研究大型
verilog
模块和
函数
时,这种特性可能会非常有用。
浏览 0
提问于2012-07-10
得票数 4
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