verilog中的并发赋值错误

compiler-errors、verilog、fpga

我的代码如下： input CLK, input SIGNAL1,4]; OUT6 = sum[6]; end它会产生错误这些错误出现在定义SIGNAL、SUM和x的行上。我认为问题的一部分是因为这些变量没有在always循环中定义，但

浏览 424提问于2018-08-05得票数 0

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当有模块时，为什么在verilog中使用函数？

verilog、hdl、hardware-programming

第1部分第2部分如果我是对的，为什么Verilog编译器不能以这样的方式编写，使模块得到函数的处理？我的意思是，为什么编译器不能允许程序员在n块内实例化一个模块并停止支持函数呢？

浏览 1提问于2017-12-23得票数 5

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Verilog:未声明Reg

verilog、hdl

下面是reg赋值的声明但是在模块的最后一行，我得到了这个错误，它指向相同的reg赋值。因为我使用verilog的全部经验只是一本书：

浏览 3提问于2012-11-30得票数 0

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如何将此SystemVerilog sim转换为Verilog

verilog

我正在做一个关于用Verilog实现SPI Master的教程。我已经很好地理解了模块是如何工作的，以及不同的模块做了什么。但现在我来看模拟，它是用SystemVerilog编写的。我使用的是Xilinx ISE Design Suite (我有一个Mimas V2 -Spartan6FPGA开发板)，它不支持SystemVerilog。我的问题是，我如何用Verilog编写这个SystemVerilog模拟？我试过用.v替换逻辑类型，但我不知道r

浏览 101提问于2019-08-24得票数 0

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在Verilog中交换2个寄存器的最佳方法是什么

verilog

我知道几种交换2个寄存器的方法:使用3XOR，使用寄存器，使用多路复用器，等等。我们如何做条件交换，它应该用尽可能少的代码，尽可能快地工作

浏览 1提问于2012-12-11得票数 3

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在Verilog中为数组赋值的简单方法？

arrays、verilog

所以我用Verilog创建了一个很大的FIR滤波器，它有256个抽头。所以我需要256个系数。我想试着让我的代码尽可能的模块化，所以我想知道是否有一种方法可以在FIR模块中创建另一个包含系数值的外部文件？目前，我只知道在Verilog中为数组赋值的方法如下：begin datafile我想要

浏览 1提问于2015-05-02得票数 1

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按顺序执行两个代码块，但代码本身是并行执行的

vhdl、fpga

例如，我有一个加法slv_reg2 <= slv_reg0 + slv_reg1;，然后我需要从一个数字中减去结果。'1') THEN END IF; 我还没有测试上面的代码，但如果我的想法是正确的process中包含的内容不需要按顺序运行，如何才能使这部分也并行运行？总而言之，我有两段代码需要按顺序执行，但代码本身应该并行运行。

浏览 0提问于2016-10-24得票数 1

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为什么这一行会出现错误:期望左括号( '(‘) [12.1.2][7.1(IEEE)]？

verilog、system-verilog、test-bench、iverilog

我有一个用于简单乘法器的Verilog代码，如下所示，它需要两个32b输入，它们被分成两个(16-b MSB和16-bLSB)并乘以：begin W1_reg <= W1;end 代码的测试平台如下：注意:输入是从两个具有32-b值的外部文本文件中读取的</e

浏览 53提问于2022-04-20得票数 -1

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在SystemC中，什么是verilog* wire的等价物？*

signals、verilog、systemc

我正在将一些verilog代码转换为SC。这里有一个例子让我感到困惑:在verilog中，一个连续的赋值，比如：assign a =1; 其中a将在赋值后立即得到1。

浏览 0提问于2015-09-05得票数 2

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为什么wire变量在连续赋值时会导致左侧非法？

verilog

我已经通读了所有类似的帖子，但都没有解决我遇到的问题，即第41行assign Y[b]=~Y[b];导致错误“非法左手边连续赋值”。我没有分配任何规则，所以我看不出有什么问题。如果我用一个实际的数字(比方说3)替换b，它就能正常工作。但是这里我需要b作为一个变量。

浏览 0提问于2019-05-30得票数 0

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Verilog if语句赋值错误

verilog

我正在尝试学习verilog之前做过的C++。作为一个学习练习，我试着在看到10次按钮按下后闪光，打开一个LED。我还有一个额外的重置按钮，可以再次开始10的计数。不管我怎么尝试，我都不能编译它。我的代码是：output led; reg counter[4:0]

浏览 0提问于2016-03-07得票数 1

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未指定Verilog导线

verilog、variable-assignment

我想知道，如果在Verilog代码中声明了一个连接，但没有为它赋值，那么Verilog会将它的值视为零吗？例如，我看到一个代码，其中：我可以假设"start“的值为零吗？这是Verilog可以接受的风格吗？

浏览 0提问于2014-04-09得票数 1

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不同进程中的阻塞和非阻塞分配

verilog、warnings、system-verilog

我有一些verilog代码，在这些代码中，我使用了一个变量“逻辑1:0 internalSaveSense =2‘b00”，这里我使用阻塞赋值，而在其他一些过程中，我对相同的变量"internalSaveSense<= 1'b0;“使用非阻塞赋值。这是给我一个警告“阻塞和非阻塞分配在不同的进程”，我如何解决这个问题？我尝试将阻塞分配更改为(qsave= 1'b0 )为非阻塞分配(qsave <= 1'b0)，但它引发了

浏览 8提问于2021-12-28得票数 -1

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寻找用于模拟包括可重构逻辑的设计的开源工具

open-source、software-testing、simulation

我使用Chisel创建了一个漂亮的可重构逻辑数组，并发现自己无法测试得到的Verilog。我可以看到，通过将Verilog输出与Chisel源版本的Verilog进行比较，生成的Verilog很可能是正确的，其中消除了可能导致组合反馈的连接。有人知道有什么开源工具可以完成模拟电路的任务吗？

浏览 0提问于2016-01-12得票数 2

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作为输入的verilog参数- nios II

verilog、hdl、intel-fpga、nios

我正在寻找一种方法，以便可以将来自nios的输入值作为参数发送到verilog模块。从输入赋值verilog参数的任何其他方法。

浏览 0提问于2013-03-01得票数 0

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Python导入全局变量的不一致行为

python

(2)print "N1 data: ",my_parser.ckt_data["N1"] from collections import defaultdict global verilog_inpsglobalverilog_outs ve

浏览 0提问于2014-09-15得票数 0

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在Emacs Verilog模式下对齐代码？

emacs、verilog

我习惯在emacs中用VHDL编写代码，它有很好的美化功能，可以调整信号分配。有没有类似于Verilog模式的东西？r_Clock_Count <= 0; begin o_Tx_Active <= 1'b0;Verilog模式很好地保持了if else begin end对齐，但它并不像我想的那样对作业。注意，if语句内部与if语句外的

浏览 4提问于2014-07-01得票数 3

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为什么在verilog代码中重新赋值时会出现语法错误？

verilog、register-transfer-level

test; a= 4'b0001; end endmodule 我是Verilog的初学者。为什么第二次a赋值会出现语法错误？

浏览 14提问于2019-01-24得票数 0

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Verilog ip核浮点计算

floating-point、verilog

很抱歉我的虚拟问题，但我对fpga的新手，所以我不得不问。我需要对两个有浮点的矩阵进行卷积。乘法和求和是我需要的计算。我试过了，但得到了一些错误。我想给出矩阵元素作为参数。m_axis_result_tvalid(valid), .m_axis_result_tdata(out)还有我的测试台

浏览 0提问于2018-04-21得票数 0

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使用ANTLR语法的Verilog解析

java、parsing、antlr、verilog、antlr4

我正在尝试用Java (使用Netbeans)创建一个解析器，它可以接受任何Verilog文件作为输入，并生成一个包含gates的网表作为输出。网表不需要优化。我有一个ANTLR语法文件module and3(output out, input in1, in2,in3); assign out = r_out我还想标识always块以及case语句块和Case语句中的

浏览 1提问于2013-12-11得票数 1

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verilog中的并发赋值错误

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