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我一直认为总线表示法是这样注释的：其中MSB >= LSB。wire LSB >= MSB.
这是真的吗？如果是这样，那么合成器工具是如何获得总线大小和所有信息的呢？他们是否认为哪个索引大就是MSB？
浏览 18提问于2019-03-26得票数 3
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**在verilog中是什么意思？localparam TEST_CARRY_OUT_BIT = MAX_OUTPUT_BIT;我不知道NUM_TEST_CASES的值会是多少最后的答案应该是8，所以我假设**意味着y ** x= y^x，但我想确认一下。
浏览 0提问于2014-01-23得票数 6
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下面是reg赋值的声明但是在模块的最后一行，我得到了这个错误，它指向相同的reg赋值。因为我使用verilog的全部经验只是一本书：
浏览 3提问于2012-11-30得票数 0
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如果我在verilog中显示这条总线，它都是红色的x： // VERILOG: unassigned signal sigxsignal sigu : std_logic_vector(15in gtkwaves 如何为V
浏览 10提问于2019-05-15得票数 0
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我正在尝试在verilog测试平台上模拟CAN总线。我知道CAN网络中的每个节点都需要1条双向总线。如果许多总线试图同时在总线中写入值，会发生什么情况？主导值0会取胜，还是会产生一些错误？我想的代码应该是这样的：CAN_HIGH = (read) ? 'bz : DATA_NODE_A;CAN_HIGH = (
浏览 6提问于2017-11-24得票数 0
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我合成了我的VHDL代码。当我看到RTL查看器时，我正期待着另一个结果。我使用VHDL代码构建了一个状态机(见下文)，并得到了以下结果(见图)。有些事情我不明白：
1'h0是什么意思？
浏览 2提问于2016-05-17得票数 0
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有没有办法在我的FPGA板上从我的PC本身施加激励信号，并在任何模拟软件中查看硬件的输出？我在numato labs (elbert V2) 提供的斯巴达3A开发板上工作，这是一个相对较小的板，外围设备很少，所以用于输出的LED和用于输入的按钮的数量非常少。我是FPGA的新手，但对verilog有很好的了解。请帮我解决这个问题
谢谢
浏览 18提问于2021-10-14得票数 0
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在Atmel数据表中，我看到了以前从未见过的符号，例如：
寄存器位MAX_BE定义了CSMA算法中退避指数的最大值.它等于macMaxBE；参见2的7.5.1.4节。
浏览 3提问于2012-12-10得票数 5
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我很难理解Verilog中的以下语法：output [31:0] result; // 32-bit output我知道assign语句将使用连接和组合逻辑将一些东西连接到result总线，但是花括号和16{a[15]}是怎么回事
浏览 0提问于2010-01-20得票数 41
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我在Verilog中设计了一个模块(A)，我需要在顶级模块中实例化它四次。这两个模块相互通信，还有一些其他模块。‘’发出一些信号，其他实例化的'A‘应该接受。信号通过接口或总线发送。我不想通过加入任何标准的总线协议来使设计复杂化。我创建了一个inout端口，以避免输入和输出具有相同类型的端口。是否有任何方法为每个实例化分配id或代码，以便每个实例化检查该id并接受来自与其本身不同的ID的信号。现在没有id或
浏览 10提问于2014-04-21得票数 1
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我正在用Verilog写一个代码，它会在时钟的每一个边数到15，然后返回到0。但是，我不能显示波形。我只看到Z(高阻抗)。(posedge ck) a = i;
i = 0;
i = i+1;下面是驱动它的测试工作台可能的错误是什么？
浏览 0提问于2016-10-15得票数 0
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如果我评论这个特定的行，它就会正确编译。我确信昨天编译的完全相同的代码(我把它背到我的git上了)。这是有效的verilog？编辑: EDAPlayground 上的代码
浏览 1提问于2014-07-08得票数 2
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我需要在verilog中声明一个具有大整数值的参数数组。例如,如果我在verilog合成工具中运行它，它会显示不同的值。是因为值大于32位吗？将较大的值赋给参数的过程是什么？法哈纳
浏览 0提问于2016-06-28得票数 0
我有一个在DE10工具包上设计RISC V处理器的项目，我已经为处理器创建了Verilog文件。由于处理器有32位数据总线，而现有的外部SDRAM只有16位数据，那么如何将它们连接起来呢？
浏览 24提问于2021-04-22得票数 0
的非法操作数和连续赋值的非法右侧。有趣的是它的语法：工作得很好，尽管串联创建了一条总线，最初的未分割对象是一条总线我们使用generate块来创建各种信号、连接、寄存器等，目的是实现可扩展的参数化代码。如果总线OR的语法如此容易出错，这似乎是一种遗憾。我喜欢的是像wire bu
浏览 2提问于2013-04-16得票数 0
WHat我只需要能够读/写我的自定义IP的从属寄存器，并能够发送软件复位和给我的自定义IP模块时钟。为了克服IOB的限制，我可以从总线信号中排除什么，以便能够为我的定制IP插入更多的端口。
浏览 1提问于2013-12-15得票数 0
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假设我有一个这样的数组：reg array[0:n-1];这是来自的后续问题(请参阅答案下面的讨论)
浏览 10提问于2013-05-18得票数 1
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