verilog中的数据类型错误

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Verilog中SystemVerilog类型定义的等价物

verilog、system-verilog

在Verilog中有没有什么构造可以和SystemVerilog的typedef相媲美呢我知道在SV中，我可以为类型定义创建自己的名称，并在构建复杂的数组定义时使用它。我知道typedef在Verilog标准(即Verilog-1995)中并不存在。但有没有可能以某种方式绕过它？

浏览 0提问于2016-02-16得票数 0

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为什么这一行会出现错误:期望左括号( '(‘) [12.1.2][7.1(IEEE)]？

verilog、system-verilog、test-bench、iverilog

我有一个用于简单乘法器的Verilog代码，如下所示，它需要两个32b输入，它们被分成两个(16-b MSB和16-bLSB)并乘以：begin W1_reg <= W1;end 代码的测试平台如下：注意:输入是从两个具有32-b值的外部文本文件中读取的</e

浏览 53提问于2022-04-20得票数 -1

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VHDL整数信号连接Verilog整数输入的误差

vhdl、fpga、xilinx

我试图连接VHDL模块的输出整数端口到信号。这个信号将连接其他模块。(这个模块用Verilog写)。但我遇到了这个我还必须说，我可以生成比特流。没有问题。

浏览 9提问于2019-09-23得票数 0

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未声明的端口verilog错误

verilog

我正试图在verilog中做定点除法，我遇到了两个与未声明的端口(r2和c2)相关的错误。我不知道为什么会发生这种情况，因为在c和q，it works.Can，你帮了我？谢谢。

浏览 2提问于2016-11-10得票数 0

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verilog

我已经写了一些Verilog代码，其中的一部分代码如下： int i; for (i = 0; i < add_len; i++) end 执行此命令后，我得到的错误信息如下： Do not use bit, byte,

浏览 11提问于2020-06-20得票数 2

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为什么在verilog中不允许将数据类型变量赋值总是阻塞？

verilog

我想知道为什么在verilog中总是阻塞内部不允许分配给有线数据类型变量？

浏览 1提问于2017-06-25得票数 3

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在testbench上注册初始值

verilog

希望向reg div_num_tb发送一个初始值(这是一个8位寄存器)，我得到了以下错误： clock_tb = 0; enable_tb = 0;end <

浏览 1提问于2019-07-02得票数 0

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VERILOG问题与结构

struct、verilog、system-verilog

在Verilog中使用struct有一个未解决的问题。这是我的代码： //typedef struct{bit Over_I;}reg_type; module Overload(rst_n,clock控制台给出的错误是：错误:HDLCompiler:806- "C:/....../Lattice_tests/Test_Ver

浏览 3提问于2016-04-19得票数 0

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当使用n default_nettype none时，将端口类型从线路更改为逻辑时出现错误

verilog、system-verilog

我正在将我的设计从Verilog转换到SystemVerilog，默认情况下我有'default_nettype none指令。这是我的设计：#(parameter OUTPUT_WIDTH，我收到以下错误：

浏览 316提问于2018-09-05得票数 0

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在System C/Xilinx X指定的Verilog数据中查找绝对值

c、verilog、fpga、xilinx、microblaze

我一直在尝试找出一个整数的绝对值，这个整数是用Xilinx SystemC指定给Verilog内核的，我看到的是Verilog把负数当作正数。我尝试了所有的数据类型：signed int、int、Xuint32。int data1,value1;putfsl(data1,0);在获得变量的值之后，我将它们打印在超级终端上。在我的Verilog端，代码是： out

浏览 0提问于2011-08-11得票数 0

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具有定义宽度的SystemVerilog参数

vhdl、constants、system-verilog

我有下面的VHDL代码，它定义了一个特定宽度的常数。std_logic_vector(WIDTH - 1 downto 0) := std_logic_vector(to_unsigned(16#0#, WIDTH));parameter WIDTH = 16但这似乎不适用于我的Verilog编译器

浏览 2提问于2016-02-16得票数 0

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浮点数的FPGA可综合verilog代码

verilog、hdl

我已经使用了real数据类型来生成浮点数。程序编译得很好，但当我试图在我的Xilinx Spartan-3E FPGA板上合成它时，它显示了verilog不支持real的错误。因此，任何关于如何删除此错误的建议。

浏览 0提问于2014-08-31得票数 0

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可综合Verilog* (设计编译器)中的浮点划分*

floating-point、verilog、division

我想用Verilog编写一个执行除法的可综合模块，并且我希望有一个浮点输出。我使用了这段代码，但我知道输入和输出都是错误的数据类型。在基本verilog中，我知道类型real是不可综合的，因此我想问您，我如何才能修改我的代码，使其在划分过程中不放松准确性。[11:0] J_step1; J_step1=J/ste

浏览 2提问于2017-03-24得票数 0

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Verilog输入端口变量的默认数据类型是什么？

verilog、cpu-architecture、digital

你好，我是Verilog的新手，我对此感到困惑。在一些例子中，输入和输出被声明为连线或规则，而在另一些例子中，它们只是被列出如下:模块(输入a、b、输出c)。给这些值的默认数据类型是什么？

浏览 10提问于2022-03-26得票数 0

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if(rdy)和if(rdy == 1)的区别？

syntax、verilog、hdl

我刚刚在项目的一些代码中从if(rdy)更改为if(rdy == 1)，突然之间输出的行为完全不同了。假定rdy是Verilog中的1位reg数据类型。

浏览 0提问于2013-12-08得票数 0

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在Verilog HDL的第36页: Samir Palnitkar的“数字设计和综合指南”中，它说，数组“在Verilog中被允许用于reg、整型、时间和矢量寄存器数据类型。”我翻阅了那本书，寻找关于如何初始化(计数)的指示，但是我找不到任何帮助我的东西。是像编码一样简单的解决方案，integer count[0:7] = { 2, 3, 5, 7, 11, 13, 17, 19 };

浏览 3提问于2019-09-30得票数 1

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Verilog中的字符串操作

string、verilog、system-verilog

在我的Verilog模拟中，我需要对字符串执行基本的操作，比如连接、替换和比较。这怎么可能呢？有没有内置的支持？提前谢谢。

浏览 0提问于2012-09-12得票数 3

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在Verilog中input和reg有什么不同？

verilog、hdl

我有一个电路，它的真值看起来像这样的A =BC+^C[(B and C) or (not C)]output A;wire w1, w2; not (w2, C);我的问题是为什么我们要写输入B，C；我们能写成reg B，C；吗？

浏览 6提问于2018-08-24得票数 0

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如何将c函数转换为verilog模块？

c、verilog

下面是C中用来模糊输入的代码。我一直试图把它转换成verilog语法，但是我在数据类型等方面有很多问题。错误继续打桩。

浏览 15提问于2012-05-26得票数 1

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SystemVerilog $bits()返回类型？

system-verilog

正如我从SystemVerilog 3.1a语言参考手册中知道的那样，“$bits系统函数返回作为比特流保存表达式所需的位数。” 此函数返回什么类型？是此类型与机器相关的最大大小吗？

浏览 17提问于2021-08-06得票数 2

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