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2
回答
verilog
的
列表
文件
(*.
f
)
是什么
?
我发现ncvlog和Verdi都可以通过*.
f
读取设计,其中包括*.v
文件
和+incdir命令。很容易获得一个示例,并根据新项目对其进行修改。 但是,对于.
f
文件
有什么特别的描述吗?
浏览 0
提问于2014-08-22
得票数 1
1
回答
emacs
verilog
moide:包含
verilog
-library-directories
的
完整命令
、
我使用来自emacs
的
Verilog
模式。我
的
问题是:包含
verilog
-library-directories
的
命令
的
完整语法
是什么
?emacs --batch
f
.sv -q --eval='(setq-default
verilog
-typedef-regexp ".*_t$")' -
f
verilog
-batch-auto
浏览 7
提问于2018-11-02
得票数 0
2
回答
makefile one编译调用多个源,不包括标头
对于
verilog
编译,一次编译多个
verilog
文件
是有利
的
--它们被编译成数据库(没有.o
文件
)。我发现我可以创建这样
的
规则:
verilog
.timestamp: $(SOURCES) hdr.vh这只允许重新编译过时
的
文件
(或当报头过期时所有这些
文件
)。这感觉很糟糕--有更好
浏览 1
提问于2018-08-28
得票数 0
回答已采纳
1
回答
修改
verilog
模式缩进
、
、
、
、
我试图让
verilog
模式使用2个空格缩进所有内容,但decl和always除外。nil)这些是测试模块上
的
结果`define`endif 不正确
的
部分是端口和参数
列表
此外,count
的
声明与端口声明对齐,这很奇怪。emacs 24.3.1,我不确定如何只使用
verilog
模式提供
的
变量来调整它,有什么建议吗?
浏览 6
提问于2015-06-23
得票数 10
1
回答
Verilog
代码颜色丢失
、
我在Linux操作系统上使用gvim编辑器在
Verilog
上工作。由于系统故障,我丢失了一些
文件
。以前
verilog
代码
的
预定义变量过去是彩色
的
,但现在不是了。我怎么才能找回那些颜色呢?
浏览 4
提问于2012-07-10
得票数 2
回答已采纳
1
回答
对齐圆括号Emacs
在emacs中,我很难完美地对齐我
的
副词。现在发生
的
情况如下:
f
我希望发生
的
事情如下:
f
或
f
我
的
Emacs处于
Verilog
模式。
浏览 5
提问于2018-03-22
得票数 0
1
回答
在
verilog
中包含模块
我想在另一个
文件
中包含一个
verilog
模块。如何将其包含在代码中,以及如何编译代码以包含头
文件
?是不是跟c一样?
浏览 1
提问于2013-10-29
得票数 15
回答已采纳
1
回答
emacs
verilog
模式局部变量未解析
、
、
我试图在SystemVerilog
文件
本身中设置一些
Verilog
模式
的
局部变量,例如://
verilog
-library-flags:("-y ../..//ip_lib/") //
verilog
-typedef-regexp: "./test.sv -
f
verilog
-bat
浏览 8
提问于2022-01-06
得票数 0
3
回答
如何使用perl逐行读取目录中
的
所有
文件
?
例如,我有一个名为
verilog
的
文件
夹,在这个
文件
夹中,我还有一些
文件
夹和
文件
。 我想逐行搜索每个
文件
中
的
模式,计算模式匹配
的
次数,然后打印
文件
名、行号和计数。
浏览 1
提问于2012-11-06
得票数 1
5
回答
在
verilog
文件
中定义
的
宏,但错误显示在modelsim中未定义
的
宏
我已经在一个
verilog
文件
中定义了所有
verilog
文件
的
宏,比如FabScalarParam.v,我首先在system.do
文件
中编译FabScalarParam.v,然后编译其他
verilog
文件
system.do“来编译设计时,它会显示如下错误, # ** Error: I:/programming/EDK/project_4/pcores/instruction_side_v1_00_a
浏览 0
提问于2012-12-23
得票数 1
2
回答
支持
Verilog
和SystemVerilog
在约西
的
手册里我读过 -sv2005 -sv2009 -sv2012C.113 read_
verilog
-从
Verilog
文件
读取模块
浏览 4
提问于2019-12-19
得票数 1
1
回答
如何编写正则表达式以匹配
Verilog
文件
中
的
模块实例化?
、
、
我正在做一个项目,通过使用perl脚本语言来简化
verilog
编程。现在,我想要编写一个脚本来扫描顶级
verilog
文件
,然后生成模块
的
层次结构
列表
,这表明我需要从
verilog
文件
中提取模块实例化语句,问题是: 如何编写正则表达式来匹配
verilog
文件
中
的
模块实例化,因为我们需要知道顶级模块
文件
的
子模块名称。
浏览 1
提问于2012-01-30
得票数 2
回答已采纳
1
回答
使用yosys在ice40_synth中
的
条件编译?
、
、
、
我目前正在Makefile中为我
的
项目编译一个比特流。对于构建
的
非调试版本,我使用以下命令:对于调试版本,我使用:在调试构建
的
情况下,命令将完成,但是在读取/解析
verilog
时没有定义“debug”。<em
浏览 3
提问于2016-09-29
得票数 0
回答已采纳
2
回答
tcl sed with variable
、
、
您好,我在tcl中尝试了sed命令,但有一些误解我还放入变量来检查项目是否出错,但目标都是我想要
的
lindex $moduleReplaceList $i] #puts $mReplace exec sed -i {s/$mTarget/$mReplace/g} $
verilog
_newmoduleReplaceList $i]
浏览 0
提问于2018-01-16
得票数 0
1
回答
Verilator,关闭
文件
的
衬里
使用校线器,如何关闭我
的
verilog
文件
之一
的
衬里。声明可以为此使用具有以下上下文
的
配置
文件
lint_off -file "dont_lint_me.v" 我在哪里提供这个配置
文件
作为verilator
的
输入?我是否将其包含在我
的
其他
verilog
文件
中(我
的
(非验证器)编译器和合成器不会对此代码感到愤怒)吗?该手册还指出
浏览 1
提问于2014-05-06
得票数 0
回答已采纳
1
回答
我想重写一个包含ieee库ieee.std_logic_1164.all
的
vhdl到系统
verilog
中,我应该怎么做?
我对vhdl和系统
verilog
完全陌生。我必须重新编写包含以下行
的
vhdl
文件
:use ieee.std_logic_1164.all;use IEEE.STD_LOGIC_UNSIGNED.ALL; 我是否必须包括一些符合系统
verilog
标准
的
类似库?在系统
verilog
中,代码应该
是什么
样
的
呢?
浏览 4
提问于2014-11-24
得票数 0
回答已采纳
1
回答
是否有一个
verilog
函数来迭代多个输入
文件
以进行验证?
、
我可以用fd = $fopen ("file_to_open.txt", "r");
f
1.txt
f
3.txtfor
f
in ./*.txt; dodone
浏览 3
提问于2021-10-27
得票数 0
回答已采纳
1
回答
如何在
Verilog
中
的
多个
文件
之间共享常量?
、
我在
Verilog
中使用了一个简单
的
UART,作为ASCII值定义
的
一部分。= 8'h66; 等等,我试图找到最好
的
方法来创建这些参数一次,然后在多个
文件
中访问它们。我习惯了VHDL,当您可以创建一个包,并包括您喜欢
的
包。我知道
Verilog
可以使用include指令,但是我相信我需要用ifdefs包围它。我只想创建一个SystemVerilog包,但我不想处理供应商工具之间
的
综合兼容性问题。(我知道Microsemi有一个奇怪
的</
浏览 2
提问于2016-08-15
得票数 3
回答已采纳
0
回答
如何指定在批处理模式下运行emacs
的
输出
文件
?
、
我在批处理模式下使用
Verilog
-mode运行emacs。通常,它会覆盖源
文件
,但我希望保留源
文件
,并将输出写入不同
的
文件
。我正在尝试将其放入一个makefile流中,因此我需要单独
的
输入和输出
文件
。emacs --batch xyz.auto.sv -
f
verilog
-diff-auto
浏览 7
提问于2017-06-09
得票数 1
3
回答
在
verilog
中创建2-D网络数组
、
下面是我为验证而编写
的
简单代码(显示上面的错误)。input [0:1] a[0:2]; endmodule
浏览 0
提问于2016-10-18
得票数 0
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