Verilog-A和Verilog一样吗？
因为当我在ModelSim上粘贴一些Verilog的源代码时，总会有一些不能删除的错误。ModelSim能运行Verilog吗？
浏览 8提问于2014-05-11得票数 2
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我确实喜欢编程，但我确实喜欢在图块中做函数，如图所示。有没有集成开发环境支持PHP的功能块?我经常用PHP做网站项目。
浏览 2提问于2017-03-22得票数 0
我在使用下面的emacs缩进选项时遇到了问题我想将其设置为4，以申请1行if-else，for，case ..等
但是当我这样做的时候，它缩进了module
浏览 37提问于2021-03-03得票数 0
本学期，我有一门硬件课程，需要使用Verilog。我在谷歌上搜索了一些免费的Verilog IDE，我可以在其中编写Verilog程序，也可以编译和运行它们(我认为正确的词是“模拟”，但请原谅，我仍然习惯于C!)，但我什么也没得到。你能推荐一些在Windows7上编写和模拟Verilog程序的免费软件吗？我的大学在学校的个人电脑上提供了一些叫做Xilinx的软件，但我认为那不是自由软件。另外，我是Verilog的新手。如果你知道任何适合初学者掌握Verilog<
浏览 5提问于2013-02-08得票数 2
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修改verilog模式缩进
、、、、
我试图让verilog模式使用2个空格缩进所有内容，但decl和always除外。(setq verilog-indent-level-directive(setq verilog-indent-level-module(setq verilog-indent-listsnil)这些是测试模块上的结果`define
浏览 6提问于2015-06-23得票数 10
我们知道在SystemVerilog中使用程序块是为了避免DUT和testbench之间的竞争条件。在SystemVerilog出现之前，验证工程师都做了些什么？我只能想到使用握手信号。
浏览 22提问于2016-08-12得票数 3
我使用emacs verilog-mode来构建一些verilog源代码。然而，我观察到当代码变得很大时(就像在case语句中)，我发现很难理解哪个begin与哪个end块配对。Verilog模式有一个emacs函数，它向每个end块添加注释，显示它与哪个begin块配对。但是，这对于每个begin和end块都会显示出来。我想知道在emacs中导航verilog时有哪些选项？在给定语言中使用的分隔符的情况下(我应该能够指定begin，end是me分隔符，而不是C中的{} )，有什么函数可以执行代码折叠吗？
浏览 2提问于2018-04-20得票数 1
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我是Verilog编程新手，我想知道Verilog程序是如何执行的。所有初始块执行和始终块执行都是在时间t=0开始，还是初始块执行开始于时间t= 0，所有块都是在初始块执行之后开始的？我检查了Verilog程序的抽象语法树，所有初始块和始终块都是从同一层次开始的。非常感谢。
浏览 16提问于2022-09-15得票数 0
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我正在使用公司模式做自动完成在Verilog-模式.我想写end并开始一个换行符。或者我应该把这个问题提交给公司模式的开发者或者Verilog模式的开发者？
浏览 2提问于2014-08-27得票数 1
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我使用Emacs创建和修改Verilog代码已经有一段时间了。然而，在Verilog模式下，当我尝试使用emacs命令插入"if“语句时，会遇到一个小问题：// the rest of the codeif (a<b)//rest of the code
在深入研究了可用的Verilog自定义选项后，我发现了一个名为Verilog Indent Be
浏览 6提问于2012-08-07得票数 1
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我正在尝试构建一个Verilog文件，该文件从定义文件中导入全局定义，这样我就可以在一个地方跟踪我的所有FPGA端点。
浏览 7提问于2021-08-17得票数 1
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我用yosys得到了一个Can't open include file错误。是否有命令行参数来定义包含目录和/或它正在寻找包含文件的默认目录？
浏览 0提问于2015-10-27得票数 2
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我查看了一个程序，发现了以下代码：我不确定我正在经历的程序是用Verilog还是SystemVerilog写的。我知道在Verilog中大括号用于连接操作，但是我不太明白这里是做什么类型的连接。另外，因为我不确定给定的代码片段是Verilog还是SystemVerilog，所以我对代码感到困惑。
浏览 7提问于2016-08-11得票数 0
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see; verilog-auto-indent-on-newline t"t" means true, change it to "nil" and restart Emacs.mode1.> Click on the Pull
浏览 0提问于2014-11-24得票数 2
我正在尝试将一些Verilog源代码移植到SystemVerilog。
浏览 3提问于2020-11-06得票数 1
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我知道verilog是一种硬件描述语言，它完全是关于并行处理的，但我面临的问题是，我必须写一份报告，说明为什么一段C++代码在硬件描述语言环境中更好。 cout<<diff<<endl; return 0;
现在，我如何在
浏览 6提问于2013-10-23得票数 0
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我希望与verilog simulation实时交流，就像我在某个地方输入一个数字，verilog simulation可以读取并显示它。所以我找到了一种使用读/写文件进行通信的方法。首先，我编写了一个c程序来扫描我在终端中输入的内容，并实时更改特定文件中的数字。然后我想，如果verilog保留fscanf文件，它就可以通信。我写了下面的verilog代码，它可以工作，但不是很好。我希望我输入的所有数字都能被verilog读取。我使用ncverilog进行编译。谁能告诉我如何修
浏览 5提问于2013-11-14得票数 3
我有一段Verilog代码是由一位不再在我工作的公司工作的程序员处理的。parameter mstrobe = 10;.assign #(mstrobe) sclk=iclk;我还有一个单独的Perl脚本，用于对现有的Verilog虽然我可以很容易地解决这个问题，但我想知道的是上面的赋值语句和我想确定这两个语句是否等价，或者在这方面，Verilog版本(Verilog-2001，
浏览 6提问于2011-10-10得票数 3
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