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1
回答
verilog
计数器
不是
从
0
开始
、
、
我使用这个
计数器
作为多路选择引脚,我需要它从
0
开始
,但在模拟中,在第一个周期中,它从1
开始
,在下一个周期中,它从
0
开始
。module upcounter(clk,reset,out);output reg [2 :
0
]out = 3'b000; reg clk;reg rs
浏览 86
提问于2021-08-05
得票数 0
1
回答
始终块的
verilog
语法错误
我是第一次接触
verilog
.I,我不知道我的code.The程序在给定时刻
从
0
H到16H的
计数器
值到底出了什么问题。key[2]是用于递增
计数器
的按钮,而sw[
0
]用于重置
计数器
。else if(sw[9:5]==5'b00100) counter =
0
; always@(negedge sw[
0
],posedgekey[2])
浏览 2
提问于2014-04-26
得票数 0
2
回答
Verilog
中两个变量的逐点比较
、
目前,我
开始
为一个想法编写
Verilog
的固件。它是在两个变量之间逐点比较,然后使用一个二进制
计数器
来计数不同的位数。例如:答: 8'b00100001;然后给出了两个变量之间逐点比较的条件。如果1位A和1位B在同一位位置上有差异,二进制
计数器
将计算在内。这是我的
verilog
代码: input CLK, input [7:
0
浏览 0
提问于2018-03-12
得票数 0
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1
回答
如何
从
零
计数器
verilog
开始
、
为了做到这一点,我有一个
计数器
来计算我移动了多少次,当我到达4‘b 1111时重置。然后,我有一个赋值语句,它将MSB提供给输出。但是,逻辑使得每次输出跳过第一个MSB。代码 input [15:
0
]data_in, input rst, output regcs, ); reg [3:
0
] bit_counter; /
浏览 1
提问于2016-08-03
得票数 0
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1
回答
在
verilog
中不带for循环的素数检查
我想在
verilog
中得到素数。为此,我使用了
计数器
,它依赖于每个时钟的上升边缘。使用
计数器
的值,我必须得到素数。我的问题是如何检查计数值是否为素数。我可以使用for循环来检查素数,但我知道在
verilog
for循环中
不是
一种好的方法,因为它需要很多时钟周期来完成循环。我必须检查素数没有for循环。有人能帮我检查一下没有循环的计数是素数吗?module prime_clk ( input clk, input reset) parameter N =1000; /
浏览 2
提问于2014-12-13
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1
回答
Verilog
设计:我的柜台应该住在哪里?
我是在
Verilog
编码,一个典型的计数到n,然后-重置-
0
计数器
。我的模块有增加和重置
计数器
的逻辑。我可以通过柜台(作为inout?)到舱去。除了这个模块之外,没有其他东西可以触摸
计数器
,所以我希望在这个模块中创建
计数器
,而
不是
传入或输出。编辑-这是
浏览 1
提问于2012-09-09
得票数 2
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1
回答
在ISE Xilinx14.7
verilog
上实现Top模块
、
、
、
我正试着在
verilog
上用ise xilinx 14.7,webpack版本做一个
计数器
。 实际上,我
从
R. Haskell和D.Hanna的“使用digilent FPGA板进行数字设计”一书中抄袭了一个
计数器
,以便理解它并进行一些修改。虽然语法都是好的,但当我试图合成顶层模块时,它显示了意外的标记和对我
从
其中一个模块调用的变量的非法重新声明,就像这张图所示。我是第一次接触
verilog
,如果你能告诉我我做错了什么,我将非常感谢。
浏览 0
提问于2016-06-27
得票数 0
3
回答
Verilog
中初始块和始终块的执行顺序
、
、
、
、
我是
Verilog
编程新手,我想知道
Verilog
程序是如何执行的。所有初始块执行和始终块执行都是在时间t=
0
开始
,还是初始块执行
开始
于时间t=
0
,所有块都是在初始块执行之后
开始
的?我检查了
Verilog
程序的抽象语法树,所有初始块和始终块都是
从
同一层次
开始
的。非常感谢。
浏览 16
提问于2022-09-15
得票数 0
1
回答
如何
从
fpga-zynq存储库的顶层模块中提取火箭核心模块参数
、
、
、
我的目标是将
计数器
添加到 of 火箭核心模块的中。我想数像ctrl_stalld,id_stall_fpu这样的参数.当芯片在FPGA上运行时,。我成功地为默认火箭配置(ZynqConfig)生成了
Verilog
代码和Vivado项目。我把它装到了佐德董事会的FPGA上
开始
运行。--我知道如何在核心中实现
计数器
,但我不知道如何
从
外部检索
计数器
。我假设项目层次结构必须
从
火箭模块追溯到顶层模块,以及连接之间的所有模块的所有IO端口。 但是,我做的是而
不是
相
浏览 4
提问于2017-01-16
得票数 0
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1
回答
Verilog
参数声明是否需要默认值?
、
、
Verilog
代码中的参数通常以默认值声明,如下所示:但是,如果参数总是在模块实例化时被重写,那么我也看到了没有默认值的声明,例如:这个没有默认值的参数声明可以在
Verilog
IEEE Std 1365-2005节"4.10.1模块参数“显示需要默认值(
不是
可选的),如下所示:因此,如果需要默认值,则ModelSim可以接受没有默认值的参数,或者如果默认值是可选的因此,:
Verilog
参数声明是否需要默认值? 下面包括一个
浏览 8
提问于2021-10-01
得票数 2
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2
回答
将时钟信号除以8
、
我是一个新鲜的
verilog
/ HDL程序员,我写这篇文章是为了
从
更有经验的
verilog
/ HDL程序员那里得到一些反馈。 output reg prescaledCLK; reg [3:
0
]counter; /
浏览 0
提问于2016-02-26
得票数 6
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1
回答
在使用
verilog
的ModelSim中,您能在继续模拟的同时将模拟的状态重置回
开始
吗?
、
、
如果我有
verilog
代码,比如:所以在
verilog
: ...
浏览 3
提问于2015-10-26
得票数 0
回答已采纳
1
回答
Verilog
和ASM实现
、
在下面的问题中, ASM图表明,将q_next的值与
0
进行比较以进入下一状态,但在比较q_next之前,Q的值已经用q_next更新了,所以如果我们比较Q和
0
的值,结果在时间和其他参数方面是否相同?我已经附上了ASM图表和
Verilog
代码的截图。我也不理解条件框的时间含义(一般来说,我们不能将条件框的输出置于一个不依赖于条件框输出的单独状态中吗?)就像在wait1状态下一样,我们检查sw的值,如果为真,我们减少
计数器
,然后检查
计数器
是否达到零,然后再检查db_tick。我想了解当我们
从
浏览 1
提问于2015-08-31
得票数 0
2
回答
Verilog
分支指令MIPS
、
、
我试图了解
verilog
分支语句是如何以MIPS处理器的即时指令格式工作的。我很难理解以下
Verilog
代码所做的事情:我看到了一些零碎的东西,比如我们正在更新程序
计数器
,并且我们正在使用指令的最后16位来获得即时地址为什么它是PC + 4而
不是
PC
浏览 0
提问于2013-11-08
得票数 0
1
回答
PHP:如何使
计数器
从
2
开始
计数,而
不是
从
0
开始
计数
、
我在php中有一个循环,我希望索引($i)
从
2
开始
计数,而
不是
标准的
0
。我怎样才能达到我的目标?不幸的是,我尝试过$i=2;,但似乎不起作用。 有人能帮忙吗?
浏览 4
提问于2016-03-24
得票数 0
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1
回答
Verilog
计数器
-50 1Hz至1 1Hz时钟
如何使用此
verilog
代码生成1 1Hz时钟信号,同时保持计数功能?Maxval使
计数器
计数到某个值,然后通过重置和重新
开始
返回到
0
。或者,如果达到最大值,它将重置并再次计数。问题是,我的FPGA有一个50 2Hz的时钟,但我需要使用这个
计数器
的1 2Hz和2 2Hz的时钟。有什么建议可以将这段代码改编成这样的代码吗?module clocktime(input clk, freerun, Reset, output, input[7:
0
] Maxval, output reg[7:<
浏览 3
提问于2018-03-28
得票数 1
2
回答
verilog
中的初始块执行顺序
我已经做了一个
计数器
模块,我似乎无法掌握
计数器
模块和testbench模块的初始块的执行顺序。但如果没有#1,或者将initial改为always@(x_in),我就看到了。所以问题是
浏览 2
提问于2018-09-30
得票数 0
1
回答
如何
从
0
而
不是
最大值
开始
计数器
?
我已经创建了一个jquery
计数器
,它显示最大值(用HTML编写的值),并在单击页面正文时将这个值增加一个以达到最大值。但是,当页面加载时,显示的数字总是达到最大值。window).click(function(){ $(this).prop('Counter',
0
)
浏览 4
提问于2016-04-29
得票数 2
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1
回答
Verilog
错误:无法详细说明用户层次“
计数器
:
计数器
”
、
module ukol3(KEY,LEDR);output[14:
0
] LEDR; input C, CLR;reg [14:
0
] tmp; tmp = 15'b00000000
浏览 2
提问于2012-10-23
得票数 0
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2
回答
如何有一个恒定长度的二进制数
reg [regSize - 1:
0
] in = (regSize)'b
0
; 我希望这可以作为:reg [regSize - 1:
0
] in = 8'b
0
;,但它不起作用。
浏览 0
提问于2018-03-24
得票数 0
回答已采纳
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