测试VHDL代码逻辑的标准方法是用VHDL编写一个测试平台,并使用像ModelSim这样的模拟器;我已经做了很多次了。我听说,工程师们现在使用Python来测试VHDL代码,而不是用VHDL编写测试平台。
这是怎么做的?Is this done by writing a test bench in Python and then compiling this Python file or linking into Modelsim- Is this done in Pytho
我试图编写VHDL模块,该模块调用外部子程序并支持VHDL-2008 VHPI接口和Modelsim FLI接口。";attribute foreign of some_subprogram : procedure is "some_subprogram libname";
我想对它们使用相同的实体/架构对,因为所有的VHDL都是相同的。foreign of some_subprogram : procedure is g