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1
回答
vhdl
中
的
整数
可以
有
X
或
Z
值
吗
?
vhdl
我很好奇是否需要在
vhdl
中
初始化一个
整数
,以便在默认情况下获得零
值
。
整数
会被初始化为零还是
X
?
浏览 48
提问于2021-10-06
得票数 1
2
回答
用包含std_logic
的
泛型在Verilog
中
实例化
VHDL
generics
、
vhdl
、
verilog
我希望替换Verilog模块()
中
的
一些通用同步代码。
中
的
实体声明也很简单: NUM_STAGES : natural包含std_logic
的
泛型不可能在Verilog
中
实例化: 支持
VHDL
泛型(参数)与
VHDL
泛型类型(以及它们
的
Verilog等效项)之间
的
映射。
整数<
浏览 2
提问于2015-08-26
得票数 2
回答已采纳
2
回答
在verilog
中
的
整数
输入端口类似于
vhdl
?
vhdl
、
verilog
、
vlsi
我使用
vhdl
中
的
整数
输入和输出构造了我
的
代码。现在,我想在verilog
中
构造相同
的
代码。但是我知道verilog
中
的
输入端口不能是
整数
类型
的
。我们能做些什么。我更喜欢一个可合成
的
答案。
vhdl
代码:USE ieee.All;use IEEE.std_logic_unsig
浏览 3
提问于2016-04-16
得票数 2
回答已采纳
2
回答
由于
z
的
原因,我无法编译这段
VHDL
代码,但我不知道为什么以及如何修复它
compilation
、
vhdl
、
vlsi
在用ModelSim编译这段
VHDL
代码时,我遇到了这个错误:#
VHDL
2008 allows
VHDL
代码:use IEEE.STD_LOGIC_1164.all; port(
x
,
z
: out
浏览 5
提问于2019-12-11
得票数 0
回答已采纳
1
回答
使用cordic算法生成正弦
algorithm
、
vhdl
、
cordic
我想为这个流行
的
问题道歉,但我在
vhdl
上找不到具体
的
实现。我从头开始写算法,我
有
一个数学实现
的
问题。输出无效。什么都不算数,但只显示1个
值
。
x
(n+1) <=
x
(n) - (y(n)/2**n);
z
(n+1) <=
z
(n) +j(n);
浏览 4
提问于2017-09-19
得票数 1
2
回答
VHDL
将变量初始化为多个
值
integer
、
vhdl
在
VHDL
中
,
可以
将
值
顺序赋值给
整数
类型
的
变量
吗
?例如,我
有
一个行为文件,它有一个矩阵,它从一个名为DIN
的
整数
类型变量加载
值
。在testbench
中
,我认为我需要分配DIN
可以
拥有的
值
,在这种情况下,我需要8
x
8
值
。如果我
的
唯一输入是DIN、CLK和START,我如何做到这一点?
浏览 2
提问于2013-08-29
得票数 0
回答已采纳
2
回答
使用掩码
的
系统Verilog
verilog
、
mask
、
system-verilog
我不明白这段代码
的
意思。我知道
VHDL
,需要系统验证。我不知道bits [num] = '{4, 4})
或
(output logic [width-1:0] mask [num]);
的
意思module works #(parameter
浏览 2
提问于2018-05-10
得票数 0
回答已采纳
1
回答
如何使同时循环,没有明确
的
界限,可综合?
while-loop
、
vhdl
、
synthesis
我有这部分代码是不可综合
的
,因为循环执行
的
次数不确定。我是一个
VHDL
的
初学者,如何将它转换成一个可综合
的
形式?下面的代码是计算ee
的
值
,这样ee和Phi
的
最大公共因子是1。
浏览 0
提问于2017-01-24
得票数 0
2
回答
VHDL
:在case语句中只能是'0‘
或
'1',而不能是''
X
’、'L‘、'H’
或
'U‘
的
项
的
数组?
vhdl
所以我删除了案例
中
的
"when others=>“子句...
有
可能<
浏览 0
提问于2019-08-15
得票数 2
2
回答
如何使用case编写顺序组件
vhdl
case S isU1: hi port map (
x
,y,
z
);U2: hey port map (
x
,y,
z
); end case;
浏览 1
提问于2015-04-26
得票数 0
2
回答
用
VHDL
、Verilog、sim行为将无效地址写入RAM
vhdl
、
verilog
、
simulation
、
xilinx
、
intel-fpga
让我们在Verilog
或
VHDL
下使用BRAM
或
任何其他内存。如果地址"a“将具有无效
值
(4'bxxxx) ("we"=1,而clk将具有后置),模拟器是否会使"ram”
中
的
所有项失效?还是让
值
在ram
中
,就像它们一样?
浏览 0
提问于2017-07-08
得票数 1
回答已采纳
3
回答
TCL:连接变量
中
的
输出位
tcl
假设我们
有
一个变量'a‘,它
的
末尾应该表示一个4位
的
值
,例如。A= "0011“。进入该变量
的
单个位是从
VHDL
实例
中
读取
的
。假设
VHDL
输出
的
第一位是1,例如result_from_
VHDL
_instance = 1,然后我将这个最重要
的
位存储在我
的
变量a
中
: set a [BUS2INT result_from_<em
浏览 0
提问于2012-01-26
得票数 2
1
回答
VHDL
将
整数
索引向量赋值给enum索引向量
arrays
、
vhdl
、
enumerated-types
有人知道这在
VHDL
中
是否合法
吗
?据我所知,读取
VHDL
LRM时,数组分配是根据位置完成
的
,而不是通过索引完成
的
。因此,我知道,分配哪些数组
的
边界不相等,但其索引长度相等
的
数组是合法
的
。但是,没有关于将由
整数
索引
的
数组分配给枚举类型索引
的
数组
的
问题。只是想知道是否有人知道这是合法
的
,还是主流
的
VHDL
模拟器允
浏览 5
提问于2014-02-25
得票数 1
1
回答
如何修改modelsim做
的
初始化?
vhdl
、
modelsim
我
的
问题与modelsim所做
的
初始化有关。我希望使用特定范围内
的
整数
(例如,范围0到511 )。下面是用
VHDL
编写
的
声明:如果我没有初始化这个信号(例如在一个重置
中
),那么在默认情况下,modelsim会分配最左边
的
值
。对于我
的
信号,它将是0。 我
的
问题是,我想强制modelsim在模拟中将其
值
初始化为
浏览 4
提问于2018-07-25
得票数 2
1
回答
VHDL
- GHDL以较小
的
位长初始化std_logic_vector。
vhdl
、
ghdl
我
有
一个signal dataIn : std_logic_vector ( 15 downto 0); “字符串长度不匹配定义
的
匿名
整数
子类型t.”。我知道如果您使用16
x
浏览 0
提问于2019-05-19
得票数 1
回答已采纳
1
回答
在powershell
中
,[Text.RegularExpressions.RegexOptions]::IgnoreCase -bor [Text.RegularExpressions.RegexOptions
powershell
尝试获取
vhdl
或
ada源文件,匹配关键字,并将其替换为列表
中
的
关键字。然而,我
的
regex并不是用来处理ignorecase和multiline
的
,它是由$1和$2组成
的
。
有
什么想法
吗
?谢谢。) #returns string for ($k = 0; $k -lt $keywords.Length; $k++) { $r0 = "([^a-zA-
Z
0-9_@]|^)&q
浏览 11
提问于2022-05-22
得票数 0
3
回答
用
VHDL
实现方程
vhdl
、
multiplication
、
equation
、
signed
我试图在
VHDL
中
实现这个方程,它有一些常数和加法
的
乘法。方程式如下,我得到了错误 entity eq1 is
浏览 4
提问于2015-01-21
得票数 2
回答已采纳
1
回答
如何预测某些公式在
整数
情况下
的
表现?
algorithm
、
integer
我正在制作一些软件,需要与
整数
一起工作。此外,我还需要对这些
整数
应用一些公式,随着时间
的
推移而重复(例如,对于不确定
的
数量,连续多次执行
x
/=
z
)。我能想到
或
找到
的
所有工具、算法和公式,或者根本不能处理
整数
,或者充其量只能作为近似
值
。例如,
x
/=
z
连续数次例如,理论上
可以
通过计算
x
=
x
/(<em
浏览 0
提问于2015-06-12
得票数 0
1
回答
在
VHDL
中
,
可以
使用访问引用引用静态变量
吗
?
vhdl
在
VHDL
中
,
可以
使用访问引用引用静态变量
吗
? 我在
VHDL
访问中看到
的
大多数示例都涉及动态分配内存。我很好奇您是否也能获得静态分配变量
的
访问句柄。就像在一个静态分配
的
特定体系结构中有一个全局
整数
一样,我是否
可以
将对该变量
的
引用分配给
整数
的
访问类型?
浏览 10
提问于2021-12-29
得票数 0
1
回答
vhdl
到verilog二进制转换
binary
、
type-conversion
、
vhdl
、
verilog
、
bcd
你好,伙计们,我正试图把下面的
vhdl
代码翻译成verilog,但是,即使它们看起来很像,它也不起作用。我没有错误,但是它不是与verilog一个工作,而是与
vhdl
一个工作。你们能帮我解决这个问题
吗
。1):=
z
(16 downto 0);p<=
z
(17 downto 8); end Behavioral;
浏览 0
提问于2015-12-19
得票数 0
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