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1
回答
在
VHDL
中将std_logic_vector转换为枚举类型
vhdl
我想为
vhdl
设计创建verilog测试平台,但是我的
vhdl
设计
源代码
包含了一些Vivado的混合语言边界不能接受的枚举类型。因此,我创建了一个
VHDL
包装器,将枚举类型转换为std_logic_vector类型,或者将std_logic_vector转换为enum类型。但是如何在
VHDL
中将std_logic_vector转换为枚举类型呢?
浏览 0
提问于2020-08-06
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1
回答
Verilog与
VHDL
的对应表达式
vhdl
、
verilog
、
fpga
在用Verilog编写的rtl
源代码
中,有一个变量我想从一个用
VHDL
编写的测试工作台文件中执行-> start_simulation;。
VHDL
中对应的句子是什么?
浏览 3
提问于2020-01-31
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1
回答
能否将狮身人面像自动化模块扩展到Python以外的域?
vhdl
、
python-sphinx
我希望使用狮身人面像记录
VHDL
源代码
。理想情况下,我希望能够采用这样的
VHDL
类型: req : STD_LOGIC; :members: 从
源代码
中提取所有字段,并为我进行RST-对它们进行处理。在
VHDL
中,这很可能被称为自动包装或自动实体,在C++中,我猜是autonamespace还是另一个
浏览 3
提问于2016-08-18
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2
回答
VHDL
:将测试用例名称字符串从运行脚本传递到模拟器的最佳方式?
vhdl
:然后,在verilog代码中,我可以这样做:fid = $fopen(`TESTCASE);$ perl RunVhdlSimulation.pl --test
浏览 1
提问于2019-05-22
得票数 1
1
回答
VHDL
OsvvmLibraries中的.pro文件是什么?
vhdl
VHDL
语言OsvvmLibraries中的.pro文件是什么? 显而易见的答案是,它是模拟器需要读取的
VHDL
文件的列表……但是,我以前从未见过这种特殊的构建文件格式。哪些
VHDL
语言模拟器支持读取.pro文件?这是调用
VHDL
模拟器的python脚本的输入吗?或者它是内置在特定
VHDL
模拟器中的一种文件格式。
浏览 5
提问于2021-10-04
得票数 1
1
回答
如何将单独文件中的
VHDL
函数调用到C程序中
c
、
vhdl
假设我有一个用
VHDL
编写的函数,我想从C中调用它,并在C程序中执行它。我该怎么做呢? 举一个简单的例子会很有帮助。我搜索并找到了,但它只显示了如何在
VHDL
语言中调用C函数,而不是反过来。我能不能把我想要实现的
VHDL
码包含在一个像xilinx这样的工具中,这样就可以制作一个设备驱动程序,并且可以把位流下载到driver?.Using来进行硬件配置.So。最后,C文件将在microblaze中运行,
VHDL
实现将在FPGA中作为一个设备driver.Can,我调用驱动程序,然后转到C文件?因为我想要做的是用
VHD
浏览 0
提问于2016-05-19
得票数 0
2
回答
IEEE 802.11b中的CRC-16计算
matlab
、
checksum
、
verilog
、
wifi
我想了解一下IEEE 802.11b PHY报头字段中的CRC计算。我在文献中读到,使用CRC-16和1的恭维提醒(e信号,服务和长度由生成器多项式)我正在尝试理解,如何在硬件中使用移位寄存器或在Matlab中实现。谢谢,
浏览 9
提问于2011-02-25
得票数 0
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1
回答
如何在文本文件中创建Tcl命令列表,然后在ISim中运行?
vhdl
、
xilinx
、
xilinx-ise
似乎比每次单独打字要方便得多。#Sample Script: run 20 ns run 20 nsquit
浏览 5
提问于2015-07-24
得票数 2
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4
回答
如何在
VHDL
中求平方根数?
vhdl
在
VHDL
中有没有求整数平方根的算法或代码?
浏览 7
提问于2016-11-24
得票数 0
2
回答
如何使用Vivado为Modelsim加密文件
encryption
、
vhdl
、
vivado
一家供应商正在使用一种工具,可以将一些代码编译成原始的
VHDL
。他们不希望我看到原始代码,而是希望对输出文件进行加密。目前,他们使用Vivado将其加密到EDIF网表中。如果你把网表写成
VHDL
,你会得到这样的错误: # ** Error: Formatter.vhd(58329): near "AES128-CBC": Unknown session key in protected
浏览 79
提问于2016-05-12
得票数 1
2
回答
在Vivado中,如何在顶层“块图”中实例化用户定义的“块图”?
vhdl
、
xilinx
我已经将
VHDL
代码导入到用户定义的块设计中,并从此块设计中导出了I/O接口,现在我需要在包含Xilinx Zynq Arm内核和AXI互连的顶层块设计中实例化此块设计。当我右键单击Top-level Block Diagram时,我看到两个选项:这两个选项都没有列出我为实例化
VHDL
代码而创建的块设计。你有什么办法让它工作吗?
浏览 9
提问于2019-05-31
得票数 2
2
回答
如何估计FPGA的利用率来设计一个类似的工作核心?
reverse-engineering
、
fpga
、
utilization
Verilog和
VHDL
是否会影响利用率?(据我们的一家承包商称,这会影响时间安排,因此,利用率似乎很有可能。) 不同供应商的零部件对它有什么影响?
浏览 6
提问于2009-08-27
得票数 1
4
回答
如何在Ubuntu上使用Verilog HDL?
programming
我试着用维里罗格中的一些例子开始一门小课程,在花了很多时间寻找最好的模拟器或IDE来练习一些例子之后,我没有弄清楚如何在Ubuntu12.04上使用它。如何在Ubuntu12.04上使用Verilog? Linux中最好的模拟器(或IDE)是什么?
浏览 0
提问于2012-11-15
得票数 10
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2
回答
用于查找注释掉的
VHDL
代码的工具
comments
、
vhdl
我特别问的是
VHDL
,因为问题的答案提到的工具是用于Java和PL/SQL的。它不需要完美,一些手动解释就可以了。我这样做是为了一个自动提交任务。
浏览 2
提问于2011-03-09
得票数 5
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3
回答
VHDL
标记在使用ctags+taglist的vim中效率不高
vim
、
vhdl
、
ctags
、
taglist
我不知道ctags对
VHDL
的支持是不是很弱,或者Taglist读取ctag创建的文件的效率是否很低。非常感谢。
浏览 8
提问于2013-05-29
得票数 3
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1
回答
组件声明的有用性是什么?
vhdl
随着
VHDL
'93引入了直接实例化,当您的实体使用
VHDL
时,您将在什么时候实际使用组件?下面是唯一需要组件的时候,我可以这样想: 你还没有
源代码
,你需要一些东西来编译(例如。
浏览 1
提问于2018-10-14
得票数 2
1
回答
将
VHDL
翻译成Verilog
translation
、
vhdl
、
verilog
我很难把
VHDL
翻译成Verilog。这是我
VHDL
源代码
的一部分。我对I/O有一定的理解,但在翻译这个字符串时有一些问题。
浏览 1
提问于2014-12-16
得票数 0
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2
回答
Chisel到
VHDL
语言和SystemC的转换?
vhdl
、
chisel
、
systemc
1)我想问为什么Chisel不专注于
VHDL
/ SystemVerilog转换。虽然Verilog和
VHDL
是一样的,但在一些国家,尤其是欧洲,他们更喜欢
VHDL
。使用(低)FIRRTL规格来转换
VHDL
语言和SystemC模型是一个好主意吗?
浏览 6
提问于2018-03-31
得票数 5
1
回答
在ubuntu 15.04上安装
VHDL
15.04
我想学习用于noc仿真的
VHDL
(特别是noc路由器和缓冲区微体系结构)。我只知道
VHDL
是一种编程语言,但我不知道如何使用它,以及哪个模拟器使用
VHDL
。下面是我的问题: ubuntu适合安装
VHDL
吗?如果答案是肯定的,那么哪个模拟器对noc体系结构有好处呢?如何一步一步地在ubuntu上安装
VHDL
和模拟器?我可以从哪里下载免费版本的?
浏览 0
提问于2015-09-28
得票数 3
1
回答
VHDL
包“IEEE.std_logic_arith”是否随ghdl一起运来?
vhdl
、
simulation
、
xilinx
、
ghdl
我试图将
VHDL
标准更改为
VHDL
-2008 --std=08,但这个选项未被ghdl所认可,因此我目前正在使用
VHDL
-2002进行编译。但什么都没变。我还尝试从Xilinx的
vhdl
源文件夹C:\Xilinx\14.7\ISE_DS \ISE\
vhdl
\src\ieee手动包含IEEE
源代码
。--work=poc "D:\
VHDL
\git\SATAController\lib\PoC\tb\common\my_config_KC705.
vhdl</
浏览 2
提问于2014-09-14
得票数 3
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