我正在vivado 2020.2中构建一个vhdl项目。testdata\src\tst\vivado每次运行这个脚本时，test_data.txt的内容都会发生变化，在vivado环境中加载的数据也会发生变化，但是即使旧版本的test_data.txt已经被更新的版本所取代，模拟器仍然会加载旧的数据。我试着关闭vivado重
浏览 8提问于2022-04-23得票数 0
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/lib/gcc/x86_64-unknown-linux-gnu/4.6.3/../../../../lib/gcc/x86_64-unknown-linux-gnu/4.6.3/../../../../lib/gcc/x86_64-unknown-linux-gnu/4.6.3/../../../..
浏览 9提问于2015-03-31得票数 4
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export ARCH=armsource /home/Vivado/2014.4/settings64.shbash: /home/Vivado/2014.4/settings64.sh: No such file or directory
我的主目录中有Vivado文件。
浏览 0提问于2015-10-02得票数 -1
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我有一组python模块，我希望在linux和MinGW (Windows)上都能使用。虽然subprocess在Linux上运行良好，但在windows上，subprocess.call/Popen不断抛出错误，指出找不到所需的二进制文件。虽然只需在mingw提示符中键入" vivado“即可正常工作，并且vivado已启动，但如果我尝试通过子进程调用vivado，则会收到一个错误，提示找不到该文件。我的mingw环境路径变量包含：/c/Xilinx/<
浏览 0提问于2017-05-23得票数 1
我是Zynq设备的新手，也是linux和Yocto项目的新手。现在我有了一个项目，我需要实现一个定制的FPGA IP块，并从yocto生成的linux发行版中使用它。显然，我必须为那个自定义IP编写linux驱动程序。但是，我无法找到一个清晰的解释，这样一个项目的工作流程可能是什么样子。到目前为止，我所做的是:我在Vivado中创建了一个测试项目，并通过Microized+载波板中的FPGA块创建了一个小型的led示例。然后，我从Vivado导出了HW，以获得一个BSP包，我在一个与Vi
浏览 7提问于2020-07-26得票数 2
我正在使用Ubuntu14.10 x64和Vivado设计套件2014.4的清晰安装和更新1。Vivado运行，但是Vivado HLS在启动时崩溃，没有任何错误。/vivado_hls Vivado(TM) HLS - High-Level(Linux_x86_64 version 3.16.0-34-generic) on Thu Apr 1
浏览 7提问于2015-04-16得票数 3
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/pairserver.out: /opt/Xilinx/Vivado/2016.1/lib/lnx64.o/libstdc++.so.6: version `CXXABI_1.3.9' not found/pairserver.out: /opt/Xilinx/Vivado/2016.1/lib/lnx64.o/libstdc++.so.6: version `GLIBCXX_3.4.20
浏览 4提问于2018-09-20得票数 0
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使用linux find命令，如何匹配路径中包含字符串'/ip/axi_pcie_0/‘的任何子目录？ 示例查找输出： ./rtl/vlog/vivado.2020.a02/vivado.2020.a02.srcs/sources_1/ip/axi_pcie_0
./rtl/vlog/vivado.2020.a02/vivado.2020.a02.srcs&
浏览 26提问于2020-11-21得票数 0
/xsetup --agree 3rdPartyEULA,XilinxEULA --batch Install --product "Vivado" --edition "Vivado ML Enterprise/settings64.sh
查找电缆驱动程序cd Vivado/2021.2/data/xicom/cable_drivers/lin64/install_scripts/install_dri
浏览 28提问于2022-01-19得票数 0
首先我想知道为什么create_clock，create_generate_clock，输入延迟，输出延迟。我已经在我的Verilog代码中使用了时钟，但是当我运行综合和实现时，我无法获得计时的摘要。我研究了谷歌，他们说create_clock，create_generate_clock，输入延迟，输出延迟很重要。////// full_adder //////
module full_adder(A, B, C_in, C_out,
浏览 11提问于2018-09-18得票数 2
Vivado HLS未能在kubuntu 17.10上编译c测试平台代码，同一个项目在Windows 10下编译得很好。从日志文件中我认为vivado将它的gcc4.6.3与系统gcc库混为一谈，有人能帮我避免这种情况吗？/Source/circuito_tb.c in debug mode
INFO: [HLS 200-10] Running '/opt/Xilinx/Vivado/2017.3/bin/unwrapped/Viva
浏览 10提问于2017-11-17得票数 1
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我在Linux中使用了pcap.h头文件来解析pcap文件。该程序将正确地编译和解析数据包。但是，我想将相同的逻辑放在FPGA上，为此，我使用了Xilinx Vivado HLS工具。我在Xilinx Vivado中遇到了链接pcap.h文件的问题。因此，现在我有两个选择: 1.如何在Xilinx Vivado HLS中链接外部库?
浏览 1提问于2018-04-06得票数 0
2回答
/tps/lnx64/jre/lib/amd64/server/libjvm.so(JVM_handle_linux_signal+0xb6) [0x7f96f04a2f26]/li
浏览 6提问于2017-03-06得票数 0
/xsetup在Ubuntu上安装了Vivado 2019.1。我没有注意Vivado的安装位置，所以默认情况下它安装在/tools/Xilinx/Vivado中。
浏览 0提问于2019-07-04得票数 2
我目前已经制作了GUI，并且能够将数据发送到它成功接收的服务器(当服务器在红色火龙果上运行时)，但是，我不确定如何使用Vivado 2019.1将服务器接收到的数据发送到我在框图中创建的特定输入。我假设基本上，谁能告诉我如何将我的C服务器代码与Vivado中的方块图的输入进行接口。我的红色pitaya板通过以太网连接到我的PC，它有自己的IP地址，我用它在PuTTY中运行它的linux服务器。我使用gcc在Pu
浏览 6提问于2019-08-20得票数 0
我在cygwin下以TCL模式运行Vivado，并注意到我输入的一些命令没有得到任何输出。$ vivado -mode tcl **** SW Build 1494164 onpackage require TclexitINFO: [Common 17-206] Exiting Vivado at Fri J
浏览 3提问于2016-07-15得票数 0
在AMP模式下使用Zynq的应用笔记有XAPP 1078和XAPP 1079等。我想知道正常的'Zynq- FSBL‘模板和修改后的'Zynq FSBL for AMP’模板有什么不同。
浏览 3提问于2015-11-17得票数 1
一些背景： Vivado有一个CLI，可以通过windows提示符使用因此，基本上在这一点上，您有一个tcl解释器，它提供vivado对象、命令、接口等。Vivado% lindex [get_parts] 0Vivado%
但我拥有的是什么(stdout是空的，程序块)。<
浏览 5提问于2019-11-05得票数 0
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