数字后端实现place过程进阶

在昨天推送的文章中,小编总结了评价floorplan好坏的几点标准。各位如果在做floorplan时有任何的问题,都欢迎与我进行一个交流(可以在我们的社区网站52-ic.com上发帖提问)。有了floorplan(powerplan相关经验后续也会分享一些经验)和powerplan之后,我们要让工具进行place工作。那么我们在利用工具做place时,数字后端实现工程师应该注意哪些事项,如何引导工具去实现一个相对”完美“的结果呢?今天,小编就基于以往的项目经验做一个简要的分享。

在数字后端布局布线APR中,placement阶段处于Design Planning和CTS之间,如图1所示。Placement阶段可以划分为Placement setup and checks,DFT setup,power setup,placement and optimization and congestion/Timing optimization。

1.Placement setup and checks

首先,在placement之前需要打开library和对应的floorplan cell,将TLUPLUS文件apply到library中。命令如下:

set_tlu_plus_files \

-max_tluplus $DVAR(tlup_file,RC_MAX) \

-min_tluplus $DVAR(tlup_file,RC_MIN) \

-tech2itf_map $DVAR(layer_map_mdb_2_itf)

设置好了,我们最好再check下是否已经设上(check_tlu_plus_files)。为何要把这步写在第一点呢?因为它是工具计算timing的基础。

其次,需要先design中所有Macro(Memory和IP)fix住。如何不fix住,工具在做placement过程,会根据它的行为,将原来摆放好的memory重新做placement,这个结果显然不是我们想得到的。实现命令如下:

set_dont_touch_placement [all_macro_cells]

同时,可能前端工程师例化了一些比较特殊的cell(比如测试debug用),这类cell往往他们不希望被工具优化掉。这种情况下,就需要和前端工程师沟通好并将此类特殊的cell get出来,并设置dont_touch属性。实现命令如下:

set_dont_touch [get_cells $cells]

最后,需要检查下该process下可以用来绕线的layer是否设置正确。如果设置不正确,会影响到工具估算congestion map的准确性。

set_ignored_layers \

-min_routing_layer $DVAR(design,min_rt_layer) \

-max_routing_layer $DVAR(design,max_rt_layer)

report_ignored_layers

图1 placement flow

2.DFT setup

这个过程主要是针对设计中存在scan chains,即设计是做了DFT(Design For Test)的情况。正常情况下,scan chains连接顺序是无序的,这个时候后端工程师可能会找前端负责综合的工程师要一个scandef的文件(如果绕线资源比较紧张的情况下)。在ICC/ICC2中读入对应的scandef,然后让工具做scan chain的reorder,从而缓解绕线资源紧张的状态。

图2 scan chains 连接示意图

图3 scan reorder之前的飞线图

图4 scan reorder之后的飞线图

3.Power setup

power优化一直是后端实现过程中非常重要的一个步骤,贯穿整个后端实现过程的每个环节。为了优化power,我们可能需要引进各种VT的cell。在关键路上上,选用低阈值电压的cell。在非关键路径上,需要选用高阈值电压的cell,节省功耗。因此,需要将我们的target library设置完整,方便工具选用。

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  • 原文链接http://kuaibao.qq.com/s/20180301G0N5AJ00?refer=cp_1026
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