Speedcore eFPGA数据手册——第六章 Speedcore的集成流程

尊敬的工程师朋友们,

正值云计算、大数据、人工智能、区块链、智慧城市、智能汽车、新一代数据通信和移动通信快速发展之际,一大批面向全新应用的高端芯片将以ASIC或者SoC的方式不断涌现,比如数据中心或其他互联网基础设施的加速芯片、比特币矿机核心芯片、基于人工智能和边缘计算的安防等各类应用核心芯片、智能汽车和ADAS等应用数据融合处理芯片、5G标准实现和基础设施芯片等等,这些新的芯片将给广大的集成电路设计公司带来诸多机会。与此同时,这些解决方案都有一个共同点,即采用FPGA或者FPGA逻辑阵列来进行数据处理硬件加速,以及应对标准或者技术规范(如自动驾驶安全规范)的不断演进。在设计时即将FPGA逻辑阵列植入到ASIC或者SoC的嵌入式FPGA(eFPGA),正在成为未来诸多高端芯片的重要设计组成部分。

Achronix作为业内唯一提供Speedster系列高端FPGA芯片、Speedcore嵌入式eFPGA、Speedchip定制FPGA晶粒及其他器件多晶粒合封、ACE开发工具的厂商,可以帮助芯片设计公司在开发过程中实现前所未有的效率与速度。例如,在开发新一代搭载Speedcore eFPGA的ASIC或SoC的同时,芯片设计公司即可以基于Speedster FPGA芯片来开发和验证应用,或者采用Speedchip多晶粒合封的方式,与其用户展开系统初步设计和调试;而一旦搭载Speedcore eFPGA的ASIC或SoC流片成功量产,即可与客户进行系统的优化从而在性价比、功耗、体积与空间占用方面形成全面的优势。

为了便于工程师朋友们评估Speedcore eFPGA产品,现将该产品的数据手册提供给大家参考。如有任何需求或者疑问,欢迎随时与我们联系。同时,点击“阅读原文”可以了解关于Speedcore eFPGA的更多、更详细信息。

Speedcore eFPGA数据手册

第六章Speedcore的集成流程

与客户ASIC的物理集成

Speedcore™eFPGA的供货方式是采用固定晶体管布局的可集成单元模块,可与诸如Synopsys Design Compiler和IC Compiler等业界标准ASIC设计流程集成在一起。将提供以下附属功能:

边界处逻辑连接的Verilog定义

用于边界处时序收敛的Liberty时序库

LEF定义的物理平面布局、引脚和金属阻抗

GDS/Oasis物理数据库

图15•eFGPA实例化样图

数据输入/输出和时钟输入可以来自ASIC逻辑,也可以直接来自ASIC的封装引脚(球点)。编程接口必须能够访问ASIC的封装管脚以启用Speedcore编程。此外,为了支持eFPGAIP独立测试,必须能够通过封装引脚访问一定数量的仿真和验证数据输入/输出。“设计和集成手册”将提供有关引脚数量和连通性的详细信息。

仿真和验证

Speedcore eFPGA将与ACE(Achronix CAD环境)软件一起交付给客户。该软件提供了一种完整的解决方案,支持eFPGA中用户设计的仿真、综合、布局布线,和时序收敛。代表FPGA内逻辑映射的行为模型或门级网表接下来可以直接集成到用户的模拟/验证流程中。另外,用户逻辑的标准Liberty时序模型可以被发行并集成到用户的系统级时序验证流程中。

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  • 原文链接https://kuaibao.qq.com/s/20180614G1B9O700?refer=cp_1026
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