HBM4竞争，三星电子期待逆转

据闪德资讯获悉，第10纳米第6代DRAM开发完成，解决设计难题"中央配线层"，改善发热、提高收率，下半年提供HBM4样品，SK海力士能否独占鳌头备受关注。

三星电子使出了新一代存储器竞争的胜负手。

三星最新的HBM4 12Hi即将采用1c nm DRAM Die，而这项技术的量产进度预期将显着影响三星DS部门未来一至两年的营收。

在此之前，SK海力士与美光科技也分别完成第六代20nm至10nm级制程的DRAM技术开发，显示三大原厂在迈向更先进的制程节点上持续竞争，正式逼近10nm阶段。

随着AI应用对高效能存储需求急速提升，DRAM制程持续缩小将成为提升密度与效率的关键。

而1c nm制程技术的推进，将成为存储产业竞争力与市占率变化的重要转折点。

三星电子结束了第6代(1c)DRAM的开发，确保了应对HBM4的基础。

修改了DRAM芯片内部起到电力和信号来往的核心通道作用的"中央配线层"结构，同时改善了发热和性能问题。

此前，改善中央配线层结构一直被认为是长期以来的难题。

因此有评价认为，三星已经进入了重新夺回存储器技术主导权的转折点。

三星电子存储器事业部获得了适用10纳米级1c工艺的DRAM内部批量生产许可(（Production Readiness Approval；PRA)。

PRA并不是说成功批量生产,而是意味着已经做好了批量生产的准备。

还必须通过收益率稳定化和客户的质量标准、信赖性试验。

1c是三星电子最新的DRAM工艺。 这是以10纳米工艺为基础，随着世代的提高，电路线宽会更加紧密，存储器容量和性能也会提高。

此次工艺的特点是，将极紫外线(EUV)光刻设备应用于多层的超微设计。

特点是全面更换绝缘结构和材料，减少了电池干扰和泄漏电流，同时确保了发热控制能力和良率稳定性。

特别是三星还修改了一直在设计瓶颈的中央配线层结构。

中央配线层是在DRAM内部将电力和控制信号分配到存储单元的核心路径。

工艺越精细，配线密度就越高，发热和信号干涉问题就越严重，但此次在减少配线面积的同时，成功提高了电力传达效率和热稳定性。

三星电子计划以此次成果为基础，在HBM4竞争中谋求反转。

计划今年下半年向客户提供以1c工艺为基础的HBM4样品，并推进质量测试。

目前SK海力士主导着HBM市场。 SK海力士以1b工艺为基础，在全球首次成功批量生产了12层HBM3E产品， 还向客户提供了HBM4样品。

三星电子计划将1c工艺扩大到HBM4和高性能服务器用DRAM、DDR5等高端存储器产品群。

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