高功效＋低耗能，Codelucida推出全新LDPC纠错方案

图：右一为Codelucida CEO Shiva Planjery

集微网消息 2019下半年开始，各大原厂正积极提高92/96层3D NAND产量，并继续推动100+层3D NAND发展，预计2020年将有产品面世。

随着3D NAND堆叠高度不断增加，3D NAND也需要进一步增加吞吐量以支持使用PCIe 4.0和最终PCIe 5.0的下一代NVMe SSD应用，这样使得低密度奇偶校验（LDPC）纠错对于NAND控制器来说更为至关重要。

与此同时，一家名为Codelucida的LDPC纠错方案提供商引起了业界的关注。

资料显示，Codelucida总部位于美国亚利桑那州图森市，由他们提供的全新LDPC定制化设计纠错解决方案，以支持下一代NAND和其他新兴存储器，以及更广泛的存储和通信应用。

据了解，Codelucida这项技术已被 FPGA 客户使用并且已被验证为具有业内更低的FPGA资源使用率，该技术还针对28nm的ASIC设计进行了验证。Codelucida 还与NAND芯片制造商直接建立了合作伙伴关系，以确保最新的NAND芯片使用该技术所获得的收益。

与传统方案相比，FAIDTM支持完全灵活的架构，以适应多种码率和信息长度。可以提供定制化解决方案以满足特定存储应用和所使用的特定NAND芯片要求，以使增益最大化。

Codelucida CEO Shiva Planjery在采访中介绍到，FAIDTM的主要优势主要体现在几个方面。首先是单个IP核（单核）实例可实现10倍的吞吐量增长；功耗和资源使用至少减少2倍，特别是对于高吞吐量应用；纠错能力增加10％-15％，因此可得到原始误码率（RBER）的增加；错误率降低四个数量级，大大降低了使用读取重试或软读取的频率，从而降低延迟提高了驱动器性能；不使用LLR，这极大地简化了NAND控制器的管理；无误码平层可实现NAND存储的极低错误率要求。

与此同时，他还指出，Codelucida是当前市场上唯一一个可提供没有LLR Table的算法公司。

在此之前所有设计的过程中，LLR Table要对应不同的产品、容量去做调试、编码、设计；因此，使得整个设计过程变得冗长且复杂。FAIDTM与之不同的地方在于，它只需进行软件算法方面的设置，省掉了调试和测试的时间，这能给客户一个更灵活的产品设计和产品定义。

Shiva Planjery表示：“客户可以计划一些新的产品，提升整体的设计、功耗、品质，这也是我们与其他企业之间最大的区别。”(校对/Candy)

*此内容为集微网原创，著作权归集微网所有。未经集微网书面授权，不得以任何方式加以使用，包括转载、摘编、复制或建立镜像。