只是用于IO的时序约束
使用情况:上游芯片的时钟和FPGA的Primary的时钟频率不同
外部有clock buffer时,也需要使用虚拟时钟
create_clock -name sysclk -period 10 [get_ports clkin]
create_clock -name vclk -period 2 //虚拟时钟不会绑定任何端口
set_input_delay 6 -clock clk [get_ports dina]
set_input_delay 6 -clock vclk [get_ports dinb]
create_clock -name sysclk -period 10 [get_ports clkin]
create_clock -name virtclk -period 10
set_clock_latency -source 1 [get_clkock ain] //source,表示创建源端latency
set_input_delay -clock virtclk -max [get_ports ain]
set_input_delay -clock virtclk -min [get_ports ain]