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LV1
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Storage Elements

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Look-Up Table(LUT)

在 7 系列中实现数字电路的与、或、非等逻辑是通过 6 输入的查找表实现的。LUT 有 6 个输入(A1~A6)和 2 个输出(O5~O6)。在一个 Slice...

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Slice Description

这些单元可以用来提供逻辑、算术和 ROM 功能。此外,有些 Slice 还支持两个附加功能:使用分布式 RAM 存储数据和使用 32 位寄存器移位数据。支持这些...

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Xilinx FPGA 从spi flash启动配置数据时的地址问题

fpga 上电时,默认是从 flash 的 0x00 地址开始读数据。如 UG470 文档 page144 描述

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Xilinx FPGA程序升级

Xilixn FPGA提供了一种在线升级的方式,可以通过ICAP指令实现。ICAP(Internal Configuration Access Port) 指的...

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CLB Arrangement

Xilinx 7 系列 FPGA 是基于 ASMBL 架构提供的独特列式方法的第四代产品。

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画时序图工具

画时序图是一个 IC 设计人员的基本能力,下面介绍几个画时序图的工具,小编基本上都使用过,现在比较倾向于 wavedrom。

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How do I reset my FPGA?

Editor’s Note: This article first appeared in the Summer 2011 issue of Xcell Jou...

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fpga复位的几种方法

在 FPGA 设计中,复位起到的是同步信号的作用,能够将所有的存储元件设置成已知状态。在数字电路设计中,设计人员一般把全局复位作为一个外部引脚来实现,在加电的时...

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视频处理之Laplace 算子【附源码】

拉普拉斯算子是一种重要的图像增强算子,它是一种各向同性滤波器,即滤波器的响应与滤波器作用图像的突变方向无关,而且实现简单,被广泛用于图像锐化和高频增强等算法中。...

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视频处理算法——Dither

最早源自二战,当时的轰炸机飞行员使用了一个机械计算机来进行导航和 bomb 轨道计算。奇怪的是,这些计算机(由上百机械零件组成)在飞机甲板上要比在地面上工作地更...

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wujian100——FPGA综合实现

最后就可以生成 bit 流文件。而且小编还看到 Slack 恰好为 0 ,的确是 ”绝了“。

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Xilinx FPGA bit 文件加密

当你的项目终于做完了,到了发布的关键节点,为了防止自己的心血被别人利用,最好对产品进行bit加密。

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动态时钟相位

动态调整时钟相位调节需要在 IP 界面勾选 Dynamic Phase Shift选项。这时候 IP 会多出来一个 4 个引脚,分别是:

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动态时钟频率

动态调整时钟频率输出,需要在 IP 界面勾选 Dynamic Reconfig选项。这时候 IP 会多出来一个 AXI-lite 的控制接口。

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PLL/DLL/DCM/MMCM

在 Xilinx 的 FPGA 中,时钟管理器称为 Clock Management ,简称 CMT 。常用到的 DCM / PLL / MMCM 都包含在 C...

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Xilinx 7系列时钟结构

xilinx 的 FPGA 时钟结构,7 系列 FPGA 的时钟结构和前面几个系列的时钟结构有了很大的区别,7系列的时钟结构如下图所示。

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FPGA程序加载方式

Vivado 设计过程中生成的 bit 流文件需要通过特定的配置引脚导入到 FPGA 中。专用配置引脚上的不同电压级别决定了不同的配置模式。可选的配置模式有:

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VIO

VIO 可以实时监测或驱动FPGA内部信号,比如没有按键输出,可以使用VIO output 输出一个虚拟 IO 来模拟按键。

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ILA

集成逻辑分析仪 (Integrated Logic Analyzer :ILA) 功能允许用户在 FPGA 设备上执行系统内调试后实现的设计。当设计中需要监视信...

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