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如何复用关键路径的布局布线信息

除了复用Block RAM、UltraRAM、DSP和FF的位置信息外,我们也可以复用关键路径的布局布线信息。这里的关键路径是指时序较难收敛,但在某次布局布线后时序能够收敛的路径。这类路径往往具有较高的逻辑级数,也就是路径中包含了过多的组合逻辑,通常是LUT。路径的布局布线信息包括路径中所有逻辑单元的位置信息和逻辑单元之间的走线信息,同时对于LUT,还要保证与之相连的net依然是从期望的输入端进入的。

深入了解LUT

目前,Xilinx FPGA中的LUT都是6输入LUT,但这6个输入端口的特性是不同的。这里的特性主要是指从输入到输出的延时。其中,A6和A5是最快的,也就是延时最小的。在Schematic视图中看到的LUT,其输入端口为I0~I5,如下图所示。

在默认情况下,I0~I5(LUT输入端口也称之为逻辑端口)与LUT6的物理端口A1~A6的对应关系如下图所示。同时,Vivado也提供了一个属性LOCK_PINS,该属性可指定LUT输入端口和物理端口的对应关系。

本文分享自微信公众号 - Lauren的FPGA(Lauren_FPGA),作者:LaurenGao

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原始发表时间:2020-05-19

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