如何复用关键路径的布局布线信息

深入了解LUT

目前，Xilinx FPGA中的LUT都是6输入LUT，但这6个输入端口的特性是不同的。这里的特性主要是指从输入到输出的延时。其中，A6和A5是最快的，也就是延时最小的。在Schematic视图中看到的LUT，其输入端口为I0~I5，如下图所示。

在默认情况下，I0~I5（LUT输入端口也称之为逻辑端口）与LUT6的物理端口A1~A6的对应关系如下图所示。同时，Vivado也提供了一个属性LOCK_PINS，该属性可指定LUT输入端口和物理端口的对应关系。