xilinx平台DDR3设计中文版教程

使用ISE对 Xilinx 板子进行DDR3测试，从仿真篇、综合篇、设计篇、应用篇、最终提升五部分详细讲解，给出带图教程。

链接: https://pan.baidu.com/s/1rrXni49xSyckBxNu6skD6A

提取码: d2be

其中关于Vivado下 DDR IP核的使用可以参考下面链接下的：

链接: https://pan.baidu.com/s/18BqyluX5SmmPFmDSXz7wOw

提取码: 8c9f

《S02《Artix7修炼秘籍》MIG_DDR内存应用》

具体有多详细我就不过多介绍了，但是还是建议从上面的文档上多学习一些关于DDR的资料，后面理解和使用IP核就没多大难度了，至少大部分参数和相关知识都是了解的。

DDR3的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张表格。和表格的检索原理一样，先指定一个行（Row），再指定一个列（Column），我们就可以准确地找到所需要的单元格，这就是内存芯片寻址的基本原理。对于内存，这个单元格可称为存储单元,那么这个表格（存储阵列）就是逻辑 Bank（Logical Bank，下面简称Bank）。

DDR3内部Bank示意图，这是一个NXN的阵列，B代表Bank地址编号，C代表列地址编号，R代表行地址编号。

如果寻址命令是B1、R2、C6，就能确定地址是图中红格的位置。

目前DDR3内存芯片基本上都是8个Bank设计，也就是说一共有8个这样的“表格”。

寻址的流程也就是先指定Bank地址，再指定行地址，然后指列地址最终的确寻址单元。

目前DDR3系统而言，还存在物理Bank的概念，这是对内存子系统的一个相关术语，并不针对内存芯片。内存为了保证CPU正常工作，必须一次传输完CPU 在一个传输周期内所需要的数据。而CPU在一个传输周期能接受的数据容量就是CPU数据总线的位宽，单位是bit(位)。控制内存与CPU之间数据交换的北桥芯片也因此将内存总线的数据位宽等同于CPU数据总线的位宽，这个位宽就称为物理Bank（Physical Bank，有的资料称之为Rank）的位宽。目前这个位宽基本为64bit。