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散装记录之如何单独使用modelsim进行仿真

无独有偶,这两天都遇到了只能用modelsim进行仿真的要求,事情虽小,但是觉得还是要记录一下的,所以在此记录一下如何单独使用modelsim进行verilog代码仿真。

第一步、打开软件,在file下选择new—>peroject,如图一所示,之后会出现图二所示界面:

第二步、在Project Name中给工程起一个好听的名字,并选择工程保存路径,如下图一所示,设置完毕后点击ok,出现图二所示界面:

第四步、创建或者添加已有文件,我就直接添加了,添加完毕之后在compile下选择compile all,完成之后在Library下展开work,选中tb文件,右击选择simulate

第五步、在弹出的sim串口中选择add wave,最终即可在图像窗口中得到FIR滤波器仿真结果:

本文分享自微信公众号 - 根究FPGA(gh_08b5d93f8fa5)

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原始发表时间:2020-04-17

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