Package是systemverilog中的语言结构,它使相关的声明和定义能够组合在一起。Package可能包含类型定义,常量声明,函数和类模板。为了能在一个范围内使用Package,必须先导入它,然后才能引用其内容。
我们一般把不同模块的类定义在不同的Package中,这样可使得分属于不同的模块验证的类来自不同的Package中。
需要注意的是,不同的package可以包含同名不同内容的文件,甚至可以包含同一个文件而不引起多重定义问题。原因在于package是将命名空间分开的,因此如果出现相同文件,我们只需要注意是使用哪个package中的就好。
以下分情况讨论package的使用情况,所有仿真都是基于VCS2019.06版本。
需要注意的是,因为在a_pkg和b_pkg中包含了同样的文件名的文件,因此我们定义的时候建议使用 a_pkg::monitor这种写法,否则可能有错误。
仿真结果如下:
上图这种写法,仿真结果会报Error:因为在多个地方定义了monitor:
但是需要注意的是,上述代码在questa sim10.6c中是可以通过编译的...所以为了减少不必要的错误,我们推荐使用不同的名称,当然,使用相同名称时,需要所有的类名前都加上*_pkg::,这种写法是任意仿真器都允许的。
需要注意的是,如果把testbench中的class放到module中,上述语句是可以执行的,因此,为了减少不必要的麻烦,我们还是推荐VCS的写法。
代码如下所示:
结果是不行的,因为import操作使得类型可见范围限制在只调用该import的域,因此到module中则不行了,仿真结果如下:
解决方法是使用export语句,使得重新得到定义:
则仿真结果如下: