思科网络专家介绍以太网自协商机制专题五

前面文章我们邀请了思科网络资深专家介绍数通专题系列，专家介绍了以太网自协商相关方面9的文章。

本期我们会继续介绍以太网自协商系列技术专题五：双绞线自协商方面关于FLP Burst内容编码—ExtendedNextPage的内容介绍。更多通信工程咨询，欢迎关注追宇星空！

1. FLP Burst内容编码ExtendedNextPage介绍

ExtendedNextPage有两大类（D13=1时为Messgage Page; D13=0时为Unformatted Page;）,编码格式分别如下图：

Extended Message Page:

Extended Unformatted Page:

在FLP突发中，D0应是传输的第一个比特。Extended Message Page和Extended Unformatted Page必须成对出现, Extended Message Page在前，Extended Unformatted Page在后（Null Message型除外，它无需携带Extended Unformatted Page）。

Message Code Field

Extended Unformatted Page的Unformatted Code Field 与Extended Message Page的Message Code Field相关，故后面会结合具体的Message Code Field的详细讲解Unformatted Code Field。

Toggle [T]

=2b0 前一个FLP脉冲data为1,

=2b1 前一个FLP脉冲data为0，

该bit的作用是保持FLP Burst的直流平衡，防止出现连0或连1;

Acknowledge2 [ACK2]

=2b0 不可以理解来自远端的ExtendedNextPage,

=2b1 可以理解来自远端的ExtendedNextPage;

Message Page [MP]

=2b0 Extended Unformatted Page，

=2b1 Extended Message Page;

Acknowledge [ACK]

=2b0 尚未收到来自远端的ExtendedNextPage,

=2b1 已收到来自远端的ExtendedNextPage;

Next Page [NP]

=2b0 当前ExtendedNextPage页已是最后页,

=2b1 当前ExtendedNextPage页不是最后页;

2. ExtendedNextPage使用规则介绍

链路双方都支持Extended Next Page时，方可执行Extended Next Page交互。比如本端只支持Base Page，远端支持Base Page＋Extended Next Page_MP＋Extended Next Page_UP,此时远端的Extended Next Page_MP和Extended Next Page_UP的FLP Burst永远不会被发出。

链路双发的Extended Next Page的数量必须匹配。比如本端支持Base Page + Extended Next Page_MP（Code9）+ Extended Next Page_UP + Extended Next Page_MP（Code11）+ Extended Next Page_UP, 远端支持Base Page + Extended Next Page_MP（Code9）+ Extended Next Page_UP,此时远端Extended Next Page的数量与本端Extended Next Page的数量不匹配，故远端需要附加两个Next Page_MP（Code1NullMessage）补齐。

3. MultiGBASE-T PHY Reg结构介绍

MultiGBASE-T PHY的寄存器引入了基于IEEE Clause 45的结构，与前述的基于IEEE Clause 22的10M/100M PHY和10M/100M/1000M PHY的寄存器结构有较大的不同。为方便后续问题描述，笔者在这里补充一下IEEE Clause 22 和IEEE Clause 45相关背景知识。

3. IEEE Clause 22 原理介绍

MDC/MDIO时序图介绍：

读时序图：

写时序图：

MDC/MDIO编码结构：

PHY寄存器结构：

IEEE Clause 22 PHY寄存器为两级寻址结构，PHY Address + Reg Address。PHY Address 为5bits，意味着同一条MDC/MDIO总线最多可以挂载32个Port的PHY（如每片PHY Chip支持4个Ports,那一条MDC/MDIO总线上最多挂载8片PHY Chips）。Register Address为5bits, 意味着同一个Port最多支持32个16bit长度的寄存器。若PHY的一个Port中需要操作的寄存器的数量略大于32个，这时可以用Shadow进行简单的扩展。若PHY的一个Port中需要操作的寄存器的数量远大于32个，这时可以用Shadow进行扩展就会显得捉襟见肘，必须引入全新的寄存器结构。

3. IEEE Clause 45 原理介绍

MDC/MDIO时序图：

读时序图：

写时序图：

MDC/MDIO编码结构：

PHY寄存器结构图：

PHY寄存器结构描述：

IEEE Clause 45 PHY寄存器为三级寻址结构，PHY Address + Dev Address + Reg Address。PHY Address 为5bits，意味着同一条MDC/MDIO总线最多可以挂载32个Port的PHY（如每片PHY Chip支持4个Ports,那一条MDC/MDIO总线上最多挂载8片PHY Chips）。Dev Address为5bits, 意味着同Port最多支持32个Devices(Device学名为MMD)。Register Address为16bits, 意味着同一个Port的同一个Device最多支持65536个16bit长度的寄存器。此时同一Port的最大寻址空间为32 Dev*65536 Reg/Dev=2097152 Reg,相较于IEEE Clause的同一Port的32 Reg的最大寻址空间而言寻址空间范围大幅度地扩大了。

Frame的“Address型”是其他三种操作类型的基础，先确定好Reg Address，再对指定的PHY Add和Dev Add进行寻址。Frame的“ReadInc型”可以对Reg地址连续的寄存器执行批量的读，可以大幅度提高效率。

PHY Device Address定义：

嘉宾简介

作者：追宇 云网络资深软件架构师

近30年数通领域行业经验

原华为数通17级软件专家

huawei3com软件部架构师

现上海某行业头部大厂资深开发专家

（正文完）

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