HBM工艺突破：技术回顾、展望

阅读收获

• 封装技术选型指导： 掌握HBM后端堆叠技术（MR-MUF与TC-NCF）在生产效率、良率和热应力控制上的核心差异，为评估和选择高性能内存封装方案提供技术依据。
• 近存计算架构洞察： 理解定制化HBM（cHBM）通过D2D接口取代传统HBM PHY的架构优势，为设计低功耗、高集成度的近存计算系统提供参考。
• 供应链重塑预判： 分析HBM基底裸晶制造从存储厂商转向台积电（TSMC）的供应链重塑趋势，预判未来高性能计算芯片的集成模式和技术代差影响。

全文概览

随着AI大模型对算力需求的爆炸式增长，高性能计算（HPC）的瓶颈已从GPU转移到内存带宽。HBM（高带宽内存）作为AI加速器的核心组件，其技术演进速度直接决定了下一代AI芯片的性能上限。你是否好奇，在物理尺寸的严格限制下，存储巨头们如何将DRAM堆叠层数从8层推向16层甚至更高？SK hynix的MR-MUF和三星/美光的TC-NCF，这两种主流封装技术究竟有何本质差异？更进一步，当HBM不再只是一个被动存储器件，而是集成计算逻辑的“定制化HBM”（cHBM）时，它将如何重塑“存算一体化”的架构，并彻底改变供应链格局？本文将深入解析HBM的前端TSV工艺、后端堆叠技术（如混合键合的未来），以及基底裸晶外包给台积电（TSMC）的深层原因，带你一窥AI内存的极限挑战与未来方向。

👉 划线高亮 观点批注

HBM（高带宽内存）前端工艺迁移以提升带宽和单Die（裸晶）密度

HBM（高带宽内存）前端工艺迁移以提升带宽和单Die（裸晶）密度

表格呈现HBM 逐代工艺演进路线及技术参数，突出前端工艺对HBM带宽和单颗粒容量的极端重要性。

1. 增加I/O需要更多的TSV数量（前端工艺），以及更小的bumps/pad间距（后端工艺）：要提升带宽，就需要增加数据输入/输出（I/O）通道的数量。这直接依赖于增加硅通孔（TSV）的数量，而TSV的制造属于芯片制造的“前端工艺”。同时，它也需要芯片封装“后端工艺”的配合，比如缩小焊球（bumps）和焊盘（pad）的间距。
2. 增加单Die密度需要前端工艺的迁移：要提升单个存储裸晶的容量（例如从16Gb提升到24Gb），必须采用更先进的半导体制造工艺节点（例如从1z nm迁移到1b nm），这同样属于“前端工艺”的范畴。
3. HBM的Die尺寸持续增大（约15%），导致每Gb的成本上升：这是一个关键的商业和成本挑战。随着HBM技术迭代，其物理尺寸在变大，这直接推高了单位容量（每Gb）的制造成本。因此，通过工艺进步来提升密度和性能变得至关重要。

HBM后端工艺技术迁移以增加堆叠层数

HBM后端工艺技术迁移以增加堆叠层数

PPT上半部分有四段文字要点，阐述了后端工艺的现状、挑战和趋势：

1. SK hynix凭借其MR-MUF工艺在生产良率和产品性能上保持领先地位：该要点指出，SK hynix在HBM2e上使用了MR-MUF（批量回流模塑底部填充）工艺，并在采用TC Bonding（热压键合）的12层堆叠（12hi）产品上升级到了Advanced MR-MUF工艺，这构成了其技术护城河。
2. 16层堆叠（16hi）产品的技术路径尚不确定：对于更高层数的堆叠，行业面临技术抉择。供应商们是在继续使用现有的TC-NCF（热压非导电膜）和MR-MUF技术，还是转向更新的混合键合（Hybrid Bonding）技术，目前还没有定论。同时，无助焊剂热压键合（Flux-less TC bonding）也是一个备选方案。
3. HBM4/4e面临严格的物理尺寸限制：在总高度不超过775微米（µm）的限制下，要实现16层堆叠，裸晶之间的连接间隙高度需要压缩到5µm左右，而核心裸晶本身的高度也要削薄至20-25µm。这揭示了在维持标准封装尺寸的同时增加堆叠层数的巨大物理和工艺挑战。
4. HBM的生产规模和工艺复杂性将推动设备需求：随着HBM市场的扩大和制造工艺（如堆叠、键合）变得越来越复杂，对相关半导体生产设备的需求将会显著增长。

===

PPT的核心观点是：为了满足AI等高性能计算对内存容量和带宽的爆炸性需求，HBM技术正通过后端工艺的不断革新，在极其严格的物理限制下实现更多层数的DRAM堆叠。

1. 堆叠层数是关键进化方向：HBM后端技术演进的核心目标是增加垂直堆叠的DRAM裸晶数量（从8层到12层、16层甚至更高），这是提升单颗HBM容量密度的主要手段。
2. 后端键合技术是竞争焦点：目前市场上主要存在两种技术路线：SK hynix领先的MR-MUF和三星/美光使用的TC-NCF。但面向未来16层以上的超高堆叠，混合键合（Hybrid Bonding / HCB） 被视为行业共同的演进方向，是实现技术突破的关键。
3. 物理极限是巨大挑战：在总高度固定的前提下，增加层数意味着必须将每个裸晶和它们之间的键合层做得更薄，这对晶圆减薄、键合精度和散热都提出了极高的工艺要求。
4. 市场需求与技术演进紧密绑定：NVIDIA AI GPU的发展路线图与HBM的堆叠技术路线图高度同步，清晰地表明顶级AI芯片的需求是牵引HBM后端封装技术不断向前发展的最主要动力。

HBM硅通孔（TSV）与后端工艺流程

HBM硅通孔（TSV）与后端工艺流程

PPT上半部分有四段文字描述，对流程图中的关键步骤进行了概括说明：

1. 所有HBM供应商都采用Via-middle TSV工艺：这句话明确了目前行业内TSV制造的主流方案。Via-middle指的是在晶圆制造的中间阶段形成TSV，而不是在最前端或最后端。
2. TSV前端工艺的关键步骤包括硅刻蚀、TSV铜填充和BEOL金属化：这概括了TSV制造的核心步骤。首先，在硅片上刻蚀出深孔；然后，用铜填充这些孔洞以形成垂直导电通道；最后，进行BEOL（Back-End-of-Line，后段制程）金属化，将TSV连接到芯片的金属互连层。
3. TSV后端工艺的关键步骤包括临时载体键合/解键合和背面研磨：在TSV形成后，需要将晶圆临时键合到载体晶圆上，以支撑后续的背面研磨工艺。背面研磨的目的是减薄晶圆，为后续的堆叠做准备。完成研磨后，将载体晶圆解键合。
4. 堆叠工艺的关键步骤包括回流焊、热压键合和压缩模塑：这是将多个DRAM裸晶堆叠起来的关键步骤。回流焊用于将裸晶上的锡球（solder bumps）连接到下方的裸晶或基板上。热压键合通过施加压力和热量来形成牢固的连接。压缩模塑则使用模具和环氧树脂等材料来封装和保护堆叠好的芯片。

PPT下半部分是一个流程图，以可视化的方式展示了HBM中TSV的形成和后端封装的整个过程：

1. Silicon etching (硅刻蚀)：在硅片上使用刻蚀技术形成TSV的孔洞。
2. TSV copper filling (TSV铜填充)：将铜注入到刻蚀好的孔洞中，形成导电的TSV。
3. BEOL metallization (BEOL金属化)：在晶圆表面形成金属互连层，将TSV连接到芯片的电路。
4. Front side bump formation, solder reflow (正面锡球形成与回流焊)：在晶圆正面形成锡球，并通过回流焊将锡球熔化，以便与其他芯片或基板连接。
5. Temporary carrier bonding, Backside grinding (临时载体键合与背面研磨)：将晶圆正面朝下键合到载体晶圆上，然后对背面进行研磨，以减薄晶圆。
6. Backside bump formation (背面锡球形成)：在晶圆背面形成锡球，用于后续的堆叠。
7. Carrier debonding, chip stacking, molding (载体解键合、芯片堆叠与模塑)：将载体晶圆移除，然后将多个芯片堆叠在一起，并通过模塑进行封装。

HBM制造中两种主流的后端堆叠技术：TC-NCF (热压非导电膜) 和 MR-MUF (批量回流模塑底部填充)。

HBM制造中两种主流的后端堆叠技术：TC-NCF (热压非导电膜) 和 MR-MUF (批量回流模塑底部填充)。

MR-MUF工艺通过“先堆叠后键合”的批量处理方式，相比TC-NCF的“逐层键合”方式，在生产效率、工艺温度和对芯片的物理压力方面具有显著优势。

1. 根本性流程差异：TC-NCF是串行工艺（Samsung/Micron），每层都需要独立进行高温高压键合；而MR-MUF是并行工艺（HK Hynix），一次性完成所有层级的低温键合。这是两者最本质的区别。
2. 效率与成本优势：由于MR-MUF避免了逐层重复的热压过程，其生产周期（cycle time）更短，生产效率更高。这直接关系到HBM的产能和制造成本，是SK hynix在该领域保持领先的关键技术之一。
3. 工艺条件更优：MR-MUF的键合温度（<300°C）低于TC-NCF（>300°C），且避免了对芯片施加高压力。更温和的工艺条件有利于提高产品良率，减少因热应力和机械应力导致的芯片损伤风险。
4. 技术演进方向：“Advanced MR-MUF”的出现表明，行业正在探索将两种工艺优点相结合的混合方案，以在堆叠精度、生产效率和产品可靠性之间寻求最佳平衡。

定制化HBM（cHBM）能够实现更优的系统级性能和总拥有成本（TCO）

定制化HBM（cHBM）能够实现更优的系统级性能和总拥有成本（TCO）

cHBM通过将部分计算逻辑下沉到可定制的HBM基底裸晶中，并用高效的D2D接口取代传统的并行HBM PHY接口，实现了“存算一体化”的初步形态，从而在系统层面带来了显著的性能提升、成本降低和功耗节省。

1. 架构的根本性变革：cHBM的本质是从一个纯粹的“内存器件”向一个集成了计算逻辑的“内存子系统”转变。其关键在于拥有一个采用先进工艺制造的、可定制化的基底裸晶。
2. “近存计算”（Near-Memory Processing）的实践：将对内存访问要求高的逻辑单元直接移到内存内部，极大地缩短了数据路径，减少了延迟，提升了特定计算任务的效率。

cHBM 是存内计算在HBM中的精细化实现，可以理解成内存语义直接在HBM 的Die 中实现了，减少CPU/GPU的内核调度消耗。

1. 降本增效的核心在于接口的革新：废除在HBM和GPU两侧都需占地的、高功耗的HBM PHY，代之以轻量化的D2D接口。这一改变直接带来了双重的面积节省（释放了主处理器上的宝贵芯片面积）和显著的功耗降低，是TCO优化的关键。
2. 行业发展趋势：cHBM代表了超越摩尔定律，通过先进封装和系统级协同设计来持续提升计算性能的重要方向，是未来高性能计算芯片架构演进的一个缩影。

HBM基底裸晶的制造将依赖台积电（TSMC）

HBM基底裸晶的制造将依赖台积电（TSMC）

PPT上半部分有三段文字要点，深入解释了这一趋势背后的原因和逻辑：

1. 技术升级的必然要求：随着计算能力的增强，从HBM4e时代开始，HBM的基底裸晶必须采用FinFET这样的先进逻辑工艺。由于SK hynix和Micron等传统存储厂商缺乏内部的FinFET技术能力，它们将不得不依赖外部的晶圆代工服务。
2. cHBM生态系统的重要性：定制化HBM（cHBM）的基底裸晶需要与GPU/ASIC进行更深度的集成。鉴于台积电在GPU/ASIC代工市场上的主导地位，它自然成为制造cHBM基底裸晶的最佳选择，以确保整个系统的兼容性和性能。
3. 供应链的专业化分工：HBM供应商们倾向于将基底裸晶的凸点制作（bumping）工艺外包给制造基底裸晶的代工厂以及提供CoWoS等先进封装服务的供应商。这表明整个产业链的协同和专业化分工越来越深化。

===

由于HBM基底裸晶的技术复杂性急剧提升，其制造正从存储厂商内部（in-house）转向专业的逻辑晶圆代工厂，台积电（TSMC）凭借其技术领先和生态系统优势，正在成为这个关键环节的主导者。

1. 基底裸晶的技术驱动外包：HBM的演进（特别是cHBM的出现）要求基底裸晶不再是简单的DRAM控制器，而是需要集成复杂逻辑电路的高性能芯片，这必须依赖FinFET等先进逻辑工艺，超出了传统存储厂商的能力范围。
2. 供应链格局重塑：HBM的供应链正在发生结构性变化。存储厂商（如SK hynix, Micron）专注于DRAM裸晶的堆叠，而技术含量最高的基底裸晶则外包给逻辑代工厂。唯有三星凭借其综合业务，保持了较高的垂直整合度。
3. 台积电的战略核心地位：台积电不仅是绝大多数AI处理器（GPU/ASIC）的制造商，现在也成为了HBM关键组件（基底裸晶）的主要制造商。这种“双重身份”使其在整个高性能计算生态系统中的地位更加举足轻重，能够提供从计算芯片到内存接口的“一站式”解决方案，强化了客户粘性。
4. 技术代差决定外包策略：从表格中可以清晰看出，无论是SK hynix还是Micron，为了追赶最新的HBM4/4e技术标准，特别是实现cHBM，都必须依赖台积电最先进的工艺节点（如3nm/4nm）。这凸显了在半导体领域，拥有最先进制造工艺的重要性。

延伸思考

这次分享的内容就到这里了，或许以下几个问题，能够启发你更多的思考，欢迎留言，说说你的想法~

1. 在HBM4/4e时代，如果混合键合（Hybrid Bonding）成为主流，它将如何彻底解决当前TC-NCF和MR-MUF在良率、散热和超高堆叠层数上的固有矛盾？
2. cHBM通过将计算逻辑下沉到基底裸晶，实现了初步的近存计算。你认为未来哪些类型的AI工作负载最适合这种架构，以及它对现有CPU/GPU的内存调度机制会带来哪些挑战？
3. 随着HBM基底裸晶依赖台积电的先进逻辑工艺，存储厂商在HBM生态中的核心竞争力是否会被削弱？这种专业化分工对整个AI芯片的TCO和上市时间有何影响？

原文标题：Advancements in HBM Process Technology Boosting Bandwidth and Stacking Layers for the Future[1]

Notice：Human's prompt, Datasets by Gemini-3-Pro

#FMS25 #HBM技术展望

---【本文完】---

👇阅读原文，搜索🔍更多历史文章。

1. https://files.futurememorystorage.com/proceedings/2025/20250807_DRAM-301-1_Tom-Hsu.pdf ↩