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开源FPGA

致力于开源FPGA，一个FPGA工程师的养成之路！

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Vivado&ISE&Quartus II调用Modelsim级联仿真

博主一直致力寻找高效的工作方式，所以一直喜欢折腾软件，从刚开始只用软件IDE自带的编辑器，到Notepad++，再到后来的Vim，从用ISE14.7自带的Isim仿真，到发现更好的Modelsim，再到使用do脚本自动化仿真，乐此不疲。之前一直使用Modelsim独立仿真，虽然好用，但是对于IP Core的仿真可真是麻烦，需要找到对应的IP Core库文件，所以博主一直在寻找把FPGA开发工具和Modelsim级联起来的方法，终于被我找到，分享出来！

2019-05-25

1.1K0

Verilog 99题之001-009

002. 反相器的速度与哪些因素有关？什么是转换时间（transition time）和传播延迟（propagation delay）？

2018-12-11

1.3K0

数字电路基础

十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。

2018-12-04

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跨时钟域处理

跨时钟域处理从快时钟域到慢时钟域，如果是下面第一个图，clkb则可以采样到signal_a_in，但是如果只有单脉冲，如第二个图，则不能确保采样到signal_a_in。这个时候用两级触发器同步是没有用的。

2018-11-23

1.4K0

时序逻辑电路基础

建立时间Tsu（setup）：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。

2018-10-22

1.1K0

FPGA&ASIC基本开发流程

这整个流程称为RTL2GDSII，利用GDSII来生产芯片的过程称作流片（Tapeout），以上是一个Fabless公司的简易设计流程，最后将GDSII送至Foundry生产芯片。

2018-10-11

9660

基于Verilog HDL的二进制转BCD码实现

存储编程算法

在项目设计中，经常需要显示一些数值，比如温湿度，时间等等。在数字电路中数据都是用二进制的形式存储，要想显示就需要进行转换，对于一个两位的数值，对10取除可以得到其十位的数值，对10取余可以得到个位的数值。对于Verilog来说它的标准是支持除法和取余运算的，综合器也会有IP可以进行除法运算。但是这样未免会耗费太多资源，使用移位加3算法就可以实现二进制到BCD码之间的转换。

2018-08-22

2K0

基于FPGA的4x4矩阵键盘驱动调试

好久不见，因为博主最近两个月有点事情，加上接着考试，考完试也有点事情要处理，最近才稍微闲了一些，这才赶紧记录分享一篇博文。FPGA驱动4x4矩阵键盘。这个其实原理是十分简单，但是由于博主做的时候遇到了一些有意思的情况，所以我个人觉得值得记录分享一下。

2018-08-20

1.1K0

Vivado级联Modelsim仿真Re-launch问题

前两天在群里看到有朋友说Vivado级联Modelsim仿真出现修改设计代码后重新run do文件，波形没有随着代码修改而改变，这个问题博主之前没有注意到，因为把Vivado和Modelsim级联好后

2018-05-28

1.5K0

Viavdo&ISE&Quartus II调用Modelsim级联仿真

博主一直致力寻找高效的工作方式，所以一直喜欢折腾软件，从刚开始只用软件IDE自带的编辑器，到Notepad++，再到后来的Vim，从用ISE14.7自带的Isim仿真，到发现更好的Modelsim，再到使用do脚本自动化仿真，乐此不疲。之前一直使用Modelsim独立仿真，虽然好用，但是对于IP Core的仿真可真是麻烦，需要找到对应的IP Core库文件，所以博主一直在寻找把FPGA开发工具和Modelsim级联起来的方法，终于被我找到，分享出来！ Vivado2017.3与Modelsim级联

2018-05-28

1.3K0

基于Verilog HDL的超前进位全加器设计

ci cin sum verilog

通常我们所使用的加法器一般是串行进位，将从输入的ci逐位进位地传递到最高位的进位输出co，由于电路是有延迟的，这样的长途旅行是需要时间的，所以为了加快加法器的运算，引入了超前进位全加器。

2018-04-18

2.6K0

Modelsim中使用TCL脚本编写do文件实现自动化仿真

微信 fpga 开源

通常我们使用Modelsim进行仿真，是通过图形界面点点点来进行操作，殊不知Modelsim完美支持TCL脚本语言及批处理命令do文件。简单来说就是从你修改完代码后到你重新编译把需要的信号拉出来查看，现在只需要一个动作即可完成。大大提高了工作效率，博主之前也是点点点了好久，最后发现有这么好的仿真技巧，真是相见恨晚。下面列举一些常见的TCL脚本命令 Run do文件的一些常用命令 #打开现有工程 project open C:/Users/jayash/Desktop

2018-04-16

2.9K0

IIC协议学习笔记

　　IIC总线（Inter-Integrated Circuit）即集成电路总线，是PHILIPS公司设计出来的一种简单、双向、二线制、同步串行总线。IIC总线是一个多向控制总线，多个器件（从机）可以同时挂载到一个主机控制的一条总线上。每个连接在总线上的设备都是通过唯一的地址和其他器件通信，主机和从机的角色可互换，主机和从机的概念。主机就是负责整个系统的任务协调与分配，从机一般是通过接收主机的指令从而完成某些特定的任务，主机和从机之间通过总线连接，进行数据通讯。我们平时使用的个人电脑也就是这个概念。　

2018-04-02

1.2K0

Zynq学习笔记（1）——Hellow World

　　Zynq是一款SOC芯片，之前只是用了PL（Programmable Logic）部分，而Zynq最突出的功能，就是内部的双核Cortex-A9，所以从现在开始我将学习ZYNQ的SOC学习（PS部分）。　　本文记录的是熟悉Zynq的PS（Processor Subsystem）部分使用方法，了解开发板资源，做一个最小系统Hellow world，使用资源有ARM Cortex-A9、DDR3内存、一个UART串口。具体流程是将写好的程序加载到DDR内存中，然后CPU一条一条执行，那么执行的情况可以通过

2018-04-02

2.1K0

Vivado安装教程

Vivado的各个版本的安流程其实都差不多，本教程用Vivado2016.4为例进行安装，同样适用于之前和之后的各个版本。下载好安装包后打开，双击xsetup.exe运行安装程序弹出的窗口，提示现

2018-04-02

5.2K0

ISE14.7使用教程（一个完整工程的建立）

FPGA公司主要是两个Xilinx和Altera（现intel PSG），我们目前用的ISE是Xilinx的开发套件，现在ISE更新到14.7已经不更新了，换成了另一款开发套件Vivado，也是Xilinx的产品，intel的开发套件是Quartus II系列，我们实验室这两款公司的开发板都有，不过对于入门来说，选择ISE有两个原因，一是它比Vivado快多了，二是它和Quartus II相比不用自己写测试文件（激励）。实验室的板子这两个公司都有，代码都是可以移植的，学习的话都要学的，软件不是

2018-04-02

3.5K0

Modelsim独立仿真Vivado Clocking Wizard IP Core

　　工欲善其事，必先利其器。在使用Vivado自带的仿真软件仿真的时候，相对于更优秀的仿真工具Modelsim，效率低了很多，为了更高效的开发，我尝试着用Vivado级联Modelsim仿真，但是级联后还是有一些不方便，所以我便直接使用Modelsim独立仿真，但是对于IP Core的话，就需要添加Vivado IP Core的库文件，本人查阅了很多资料，最终实现了使用Modelsim仿真Vivado Clocking Wizard IP Core，软件版本，Vivado 2017.3、Modelsim S

2018-04-02

2.2K0

基于Xilinx FPGA的视频图像采集系统

本站点博客将逐步迁移至http://ninghechuanblogs.cn/ 　　本篇要分享的是基于Xilinx FPGA的视频图像采集系统，使用摄像头采集图像数据，并没有用到SDRAM/DDR。这个工程使用的是OV7670 30w像素摄像头，用双口RAM做存储，显示窗口为320x240，而且都知道7670的显示效果也不怎么样，这是一次偶然的机会我得到的资源，便在basys3、zybo、国产FPGA PGT180H上移植成功，总体的显示效果也是可能达到7670应有的标准，7670可以说是最

2018-04-02

1.8K0

基于FPGA的HDMI高清显示接口驱动

　　本站点博客将逐步迁移至http://ninghechuanblogs.cn/ 　　HDMI是（High Definition Multimedia Interface）的缩写，意思是高清晰度多媒体接口，是一种数字化视频/音频接口技术，适合影像传输的专用型数字化接口，可同时传送音频和影像信号，最高数据传输速度为48Gbps（2.1版），HDMI相较于VGA接口，它传输的信息量大，色彩度高，传输速度快等显著优点。　　一般来说驱动HDMI有两种方法，有些开发板是用一颗专用的HDMI芯片ADV7511做HDM

2018-04-02

2.6K0

Vivado 2017封装自定义IP Core

　　使用Vivado2017.3自定义IP Core。通常情况下，我们做设计采用模块化设计，对于已经设计好的一部分模块功能，就可以直接拿来调用，IP Core就是这样来的，一般来说我们看不到IP Co

2018-04-02

1.5K0

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