腾讯云开发者社区-腾讯云

开发者社区

文档建议反馈控制台

最新优惠活动

文章/答案/技术大牛

发布

瓜大三哥

专栏作者

339

文章

528547

阅读量

91

订阅数

CLB Arrangement

负载均衡 fpga 硬件开发

Xilinx 7 系列 FPGA 是基于 ASMBL 架构提供的独特列式方法的第四代产品。

2021-02-24

6760

PLL/DLL/DCM/MMCM

fpga 硬件开发单片机

在 Xilinx 的 FPGA 中，时钟管理器称为 Clock Management ，简称 CMT 。常用到的 DCM / PLL / MMCM 都包含在 CMT 中。

2020-09-22

2K0

FPGA程序加载方式

fpga flash 硬件开发 windows

Vivado 设计过程中生成的 bit 流文件需要通过特定的配置引脚导入到 FPGA 中。专用配置引脚上的不同电压级别决定了不同的配置模式。可选的配置模式有：

2020-09-14

3.2K0

腾讯云测试服务硬件开发 arm

JTAG(Joint Test Action Group)联合测试行动小组)是一种国际标准测试协议（IEEE 1149.1兼容），主要用于芯片内部测试。现在多数的高级器件都支持 JTAG 协议，如 DSP、FPGA 器件等。标准的 JTAG 接口是4线：TMS 、 TCK 、TDI 、TDO ，分别为模式选择、时钟、数据输入和数据输出线。

2020-09-14

1.8K0

Xilinx FPGA底层资源介绍

缓存 fpga 硬件开发负载均衡

XILINX FPGA 芯片整体架构如下所示，整个芯片是以BANK进行划分的，不同的工艺、器件速度和对应的时钟具有不同的BANK数量（下面截图是以K7325tffg676为例）：左边的BANK都是HR BANK，右侧的最下面三个是HP BANK，最上面的四个BANK是transceiver。

2020-05-07

3K0

LDO基础知识：电源抑制比

低压差线性稳压器(LDO)最大的优点之一是它们能够衰减开关模式电源产生的电压纹波。这对锁相环(PLL)和时钟等信号调节器件在内的数据转换器尤为重要，因为噪声电源电压会影响性能。我的同事Xavier Ramus在博客中介绍了噪音对信号调节设备的不利影响：减少高速信号链电源问题。然而，电源抑制比(PSRR)仍然通常被误认为单一的静态值。

2019-06-20

1.9K0

MII，GMII，SGMII和SSMII

TX_ER(Transmit Error)：发送数据错误提示信号，同步于TX_CLK，高电平有效，表示TX_ER有效期内传输的数据无效。对于10Mbps速率下，TX_ER不起作用；

2019-05-14

1.6K0

SPI 接口协议的Verilog HDL 实现

1.串行外设接口SPI（Serial Peripheral Interface）是一种由Motorola 公司推出的一种同步串行接口，得到了广泛应用。SPI 接口可以共享，便于组成带多个SPI 接口器件的系统，且传送速率可编程，连接线少，具有良好的扩展性，是一种优秀的同步时序电路。 SPI，顾名思义就是串行外围设备接口，只需4 条线就可以完成主、从与各种外围器件全双工同步通讯。4 根接口线分别是：串行时钟线（SCK）、主机输入/从机输出数据线（MISO）、主机输出/从机输入数据线（MOSI）、低电平有效从机

2018-02-24

2.4K1

没有更多了

社区活动

腾讯技术创作狂欢月

“码”上创作 21 天，分 10000 元奖品池！

Python精品学习库

代码在线跑，知识轻松学

博客搬家 | 分享价值百万资源包

自行/邀约他人一键搬运博客，速成社区影响力并领取好礼

技术创作特训营·精选知识专栏

往期视频·千货材料·成员作品最新动态