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数字芯片

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可测性设计DFT

功能测试腾讯云测试服务单片机硬件开发

穷举测试向量, 就需要214=16384个测试矢量，对于一个有38个输入端口的16位的ALU来说，以10 MHz的速度运行完所有的测试矢量需要7.64个小时.

数字芯片社区

2022-12-18

1.2K0

DMA技术原理

编程算法单片机

DMA传输将数据从一个地址空间复制到另一个地址空间，提供在外设和存储器之间或者存储器和存储器之间的高速数据传输。

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2022-12-18

2.7K0

2023届数字IC面经 | 按部就班做好该做的事情

缓存单片机

本硕双211，电子科学与技术专业，硕士期间的研究方向是半导体器件相关，本硕期间专业成绩排名均在前5%，参加过一些电子设计类的竞赛，有一些器件方向的论文和专利。求职时选择的是数字IC设计方向。秋招投递了将近100家公司，

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2022-12-18

7150

低功耗设计 | retention register

在电源关断模块有可能要求register对关断前的数据进行锁存或者在电源打开后要求对锁存的数据进行恢复，这就需要特殊的单元Retention Register。

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2022-02-11

1.3K0

SoC接口技术之低速接口

数据分析单片机

UART：全称 Universal Asynchronous Receiver/Transmitter，中文可译为通用异步收发器。

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2021-12-16

1.2K0

芯片后仿及SDF反标

音视频点播加速面向对象编程单片机

启用SDF反标。在file.sdf中指定的最小值、类型或最大值中的一种，在实例instance_name上进行反标。

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2021-12-02

5.1K0

RapidIO维护操作与包格式

单片机数据分析

第8类事务维护事务用于访问 RapidIO能力寄存器（CARs，Capability Registers）、命令和状态奇存器( CSRs，Command and Status Register) ，本地定义的寄存器（Locally-Refined Registers）以及数据结构（Data Structures）。与其他的请求格式不同,维护操作的请求和响应包格式都是第8类包格式。第8 类包不含地址字段,只含写请求和读响应的数据载荷。

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2020-09-03

1.3K0

如上图所示的同步模块synchronize to write clk，其作用是把读时钟域的指针rptr采集到写时钟wr_clk域，然后和写时针wptr进行比较从而产生或撤销写写满标志wfull；类似地，同步模块synchronize to read clk的作用是把写时钟域的写指针wptr采集到读时钟域，然后和读指针rptr进行比较从而产生或撤销读空标志位rempty。

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2020-08-27

1.3K0

实用经验分享，让FPGA设计更简单！

fpga 缓存单片机

FPGA（Field-Program mable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD 等可编程器件的基础上进一步发展的产物。它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

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2020-08-04

7200

万物皆可状态机

状态机是逻辑设计的重要内容，状态机的设计水平直接反应工程师的逻辑功底，所以很多公司在硬件工程师及逻辑工程师面试中，状态机设计几乎是必选题目。本篇在引入状态机设计思想的基础上，重点讨论如何写好状态机。由于篇幅比较长，如何写好状态机分成三篇呈现。话不多说，上货。

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2020-07-24

1.2K0

DC其他的时序约束选项（一）

之前讲了基本的时序路径约束，现在我们来看一下其他的约束，然后通过实战来讲解一些其他的约束。实战中也没有前面的“理论”中的约束类型，但是可以通过实战来了解其他的约束。本文的具体内容是：

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2020-07-20

1.5K0

DC其他的时序约束选项（二）

前面介绍的设计都不算很复杂，都是使用时钟的默认行为作为电路的约束，都存在有路径给你约束，即信号的变化要在一个时钟周期内完成，并达到稳定值，以满足寄存器的建立和保持的要求。此外进行可测性设计(design for test)时，为了提高测试的覆盖率，我们经常使用多路(multiplex，简称mux)传输电路的控制时钟，使电路的时钟信号可以由输入端直接控制。这些电路约束属于复杂的约束，除了理论上的讲解之外，还会进行实战，实战内容主要为围绕前面的伪路径和多周期路径进行的，主要内容如下：

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2020-07-20

2.2K0

DC基本的时序路径约束

时序约束可以很复杂，这里我们先介绍基本的时序路径约束，复杂的时序约束我们将在后面进行介绍。

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2020-07-20

1.2K0

DC的逻辑综合与优化

单片机 tcp/ip

对进行时序路径、工作环境、设计规则等进行约束完成之后，DC就可以进行综合、优化时序了，DC的优化步骤将在下面进行讲解。然而，当普通模式下不能进行优化的，就需要我们进行编写脚本来改进DC的优化来达到时序要求。理论部分以逻辑综合为主，不涉及物理库信息。在实战部分，我们将在DC的拓扑模式下进行。（本文主要参考虞希清的《专用集成电路设计实用教程》来写的总结整理与实验拓展）主要内容有：

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2020-07-20

2.6K0

一道简单的笔试题_低功耗设计

降低功耗：应当在所有设计层次上进行，即系统级、逻辑级和物理级，层次越高对功耗降低越有效；

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2020-07-20

3.4K0

“ 一网打尽 ” 二进制、格雷码、独热码编码方式

在一组数的编码中，若任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码（Gray Code），另外由于最大数与最小数之间也仅一位数不同，即“首尾相连”，因此又称循环码或反射码。格雷码（Gray Code）又称Grey Code、葛莱码、格莱码、戈莱码、循环码、反射二进制码、最小差错码等。

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2020-07-20

2.3K0

跨时钟域处理3大方法

缓存 fpga 硬件开发单片机

跨时钟域处理是 FPGA 设计中经常遇到的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还在校生，跨时钟域处理也是面试中经常常被问到的一个问题。

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2020-07-20

2.8K0

FPGA中的亚稳态

在FPGA系统中，如果数据传输中不满足触发器的 Tsu和 Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入没有必然的关系。

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2020-07-20

1.2K1

如何提高FPGA工作频率？影响FPGA运行速度的几大因素

单片机 fpga 硬件开发

对于设计者来说，当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工作频率。

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2020-07-09

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