我需要在verilog中按顺序执行一组代码,问题是我尝试使用for loop/ generate for loop进行循环。在for循环中,我坚信循环展开是发生的,并且所有事情都是并行发生的。你能建议我如何实现for循环的顺序执行,以便我可以应用相同的概念来进行重复的过程吗?或者,是否有其他技术可用于实现顺序过程?我<
我试图通过使用generate语句来减少一些代码,但我只能通过嵌套来解决这个问题,但我不相信这是允许的。实际上,我拥有的是一些正在运行的for循环(需要生成),在其中,我希望根据构建代码时设置的值运行三段代码中的一段(然后需要第二次生成)。有没有办法做到这一点,并使工具满意?以下是我正在尝试的内容的简要介绍:
//TAPS_PER_CHAN is a value defined when