如何在verilog systemverilog中赋值给genvar？

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verilog、system-verilog

我需要将相当多的寄存器连接到一个寄存器堆中。寄存器控制多通道接收器，因此对所有Nchan接收器通道重复这些寄存器。以下是代码的一部分。错误消息显示：“‘=’附近的语法错误”。这发生在"regoffset = 0+Nsys_reg+Nchan*0;“行和所有其他类似的赋值中。我正在尝试使用regoffset genvar来提高可读性，等等。如何修改generate语句中genvar的值？有没有更好的方法？// receiver registers genvar</em

浏览 83提问于2019-12-12得票数 1

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声明数组时出现Verilog错误

arrays、compiler-errors、syntax-error、verilog、xilinx

.};期待';'，找到'='请大家帮帮我，如何克服这个问题？

浏览 7提问于2016-02-23得票数 0

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能在结构上重复一扇门吗？

for-loop、verilog

我要在Verilog上加几个缓冲器。我的示例如下所示，我在结构定义中定义了16个缓冲区：BUFX12 BUF02(dummy_wire[2],dummy_wire[BUFX12 BUF14(dummy_wire[14],dummy_wire[13]);由于我将在我的测试设计中更改缓冲区的数量

浏览 1提问于2019-05-16得票数 1

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如何在verilog中由生成函数构成IO端口？

verilog

正如您可以看到下面的代码，有测试DUT，我想在最上面的模块中做84个input_data I/O。 genvar

浏览 0提问于2018-02-26得票数 0

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如何在系统verilog中声明动态数组

system-verilog、modelsim

我试图在SystemVerilog源代码中声明一个动态数组，但得到的错误如下：我使用的工具是ModelSim。

浏览 1提问于2015-04-16得票数 0

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如何使用genvar变量访问输入信号？

verilog、system-verilog、fpga、asic

我有一个有30个矢量输入的模块..我需要在for循环赋值方面的帮助。input [3:0] i29 generate end endmodule 在Verilog中有没有简单的方法可以做到这一点。我知道我可以在系统verilog中</em

浏览 40提问于2020-06-17得票数 0

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Verilog -为什么我不能在一个for语句中声明多个vars？

for-loop、verilog、hdl

我有这样的密码：genvar i, j, k; for (i = 0, j = 8, k = 0; i < 4; i = i + 1, j = j + 8, k = k + 8)

浏览 2提问于2015-10-09得票数 1

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Verilog:在分层路径中使用数组元素

arrays、verilog、system-verilog

我的问题是如何在Verilog (SystemVerilog)中的分层路径中使用预定义数组元素。例如，我定义了以下字符串数组：之后，在我的代码中，我尝试在某些层次结构中使用它们： wire a = top_module

浏览 4提问于2014-08-25得票数 1

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错误:将忽略作为task.Return值调用的Verilog系统函数task.Return

verilog、system-verilog

作为task.Return值调用的Verilog系统函数task.Return将被忽略。在编译verilog测试时，我得到了上述错误，该测试基本上是在i2c上读取和写入值。

浏览 3提问于2013-03-29得票数 0

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如何在verilog中声明输出数组？

arrays、sum、verilog

我正在尝试添加两个数组，并希望输出在verilog代码中的数组。但是发生了错误。这是错误:HDLCompiler:1335: Port sum不能在verilog代码中声明为数组。谁能告诉我如何在verilog代码中声明输出数组？谢谢。

浏览 1提问于2014-11-17得票数 1

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在systemverilog中使用宏连接信号名称

macros、verilog、system-verilog

我尝试在systemverilog/verilog中连接两个字符串来创建一个信号名称。在我下面的代码片段中，lhs端似乎工作得很好，但是rhs端却不行，工具给出了一个错误"bitemp尚未声明“。如果我传递一个硬线值"0“给"clno”参数，那么它对lhs和rhs都有效。tempmod; wire a1temp,b1temp; assign b0temp =1'

浏览 1提问于2017-10-13得票数 0

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在Verilog Generate语句中递增多个Genvar

hardware、syntax-error、verilog、system-verilog、hdl

我试图在verilog中创建一个多级比较器，但我不知道如何在一个生成循环中递增多个genvar。我正在尝试以下操作：//Level 1 j=0; begin: level1Comp j = j+2;endgenerateError-[SE] Syntax error Fo

浏览 1提问于2012-03-05得票数 11

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Verilog中的参数数组

verilog、hdl

可以在Verilog中创建一个parameter数组吗？

浏览 7提问于2014-05-07得票数 4

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verilog中的断言

verilog、assert、verification

断言在verilog中可用吗？或者他们是systemVerilog的一部分？像大多数新来的人一样，我抓起了一本关于verilog的书，其中包含了一章关于验证的内容(其中包含了断言，其中有20多个)。但谷歌主要是在systemVerilog中显示断言结果，而不是verilog。另外，我使用Xilinx 14.7和Spartan3A启动板作为设备。Xilinx网站提到systemVerilog只支持Vivado设计套件，但是这个套件不支持Spartan3

浏览 3提问于2015-06-28得票数 0

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使用变量的Verilog* 'if‘语句*

verilog

我在genvar中有以下verilog代码，尽管变量'j‘不是genvar变量。当我检查语法(使用Xilinx)时，我在' if‘语句所在的行上收到了错误消息“生成if语句中的非法条件表达式”。将'j‘改为genvar变量不能解决这个问题，如何正确读取'j’？谢谢你的帮助。genvar i; integer j=0; if (j=

浏览 1提问于2011-04-09得票数 0

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如何在Verilog中初始化整数数组？

verilog

在Verilog HDL的第36页: Samir Palnitkar的“数字设计和综合指南”中，它说，数组“在Verilog中被允许用于reg、整型、时间和矢量寄存器数据类型。”

浏览 3提问于2019-09-30得票数 1

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在verilog中包含模块

verilog

我想在另一个文件中包含一个verilog模块。如何将其包含在代码中，以及如何编译代码以包含头文件？是不是跟c一样？

浏览 1提问于2013-10-29得票数 15

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如何在verilog中创建深度为2kb、宽度为32位的数据结构？

verilog、system-verilog

如何在verilog或systemverilog中创建深度为2kb、宽度为32位的数据结构

浏览 1提问于2015-09-18得票数 0

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Verilog中使用If/Else和Case语句的错误号10170

verilog

我正在尝试编译以下代码，但每次编译时都会出现错误：‘10170Verilog HDL语法错误，在FSM.v(9)靠近文本")"；检测"<=“或"="’module FSM (in0, in1, in2, in3

浏览 2提问于2016-04-25得票数 0

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Quartus 2 verliog使用卷曲漏洞设置特定位

set、verilog、bit、quartus

嗨，我是刚刚接触verilog的，我试着把一些特定的位从一个reg变量设置到另一个reg，但是它对我没有用。ı做错什么了？

浏览 2提问于2017-12-17得票数 0

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