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沙龙
1
回答
我
可以
在
testbench
中
提供
宏
/
引用
作为
分层
访问
的
参数
吗
?(
SystemVerilog
)
system-verilog
是否
可以
使用相同
的
PRINTER来打印使用
分层
引用
的
print_me_a和print_me_b?
我
知道测试台中
的
所有
分层
引用
,
我
知道
我
可以
扩展PRINTER来代替接受输入,然后在那里连接相对
引用
,但是PRINTER
中
的
分层
引用
更容易扩展如果
我
想添加许多新
的
打
浏览 24
提问于2021-07-12
得票数 1
3
回答
在
系统verilog
中
随机化dut
参数
random
、
parameters
、
system-verilog
、
hdl
我
正在用system verilog为dut编写一个测试平台,
在
现场,
参数
DEPTH可能会改变,所以我一直
在
尝试找出如何随机化
参数
。它当前设置为20,但它
的
范围是7到255。
我
知道你不能直接在脚本
中
随机化它,但我听说其他人通过创建一个包来做这件事,他们
可以
在
测试
中
运行,
可以
插入随机值
作为
参数
。
浏览 0
提问于2015-07-21
得票数 1
2
回答
Systemverilog
:文本替换
宏
的
范围
system-verilog
我
读到文本替换
宏
在
'verilog‘中有全局作用域。
SystemVerilog
是如何工作
的
?
我
想在两个不同
的
SystemVerilog
文件中使用同一文本
宏
的
两个不同
的
定义-这样做
可以
吗
?
浏览 0
提问于2013-04-20
得票数 2
回答已采纳
2
回答
如何将msb:lsb范围定义为
参数
?
system-verilog
在
我
的
硬件
中
定义了大量寄存器,包含了位字段,因此
我
希望“命名”这些寄存器,并在
SystemVerilog
中使用它们
的
名称而不是msb:lsb格式
访问
这些位字段。所以,
我
做了一个新
的
包,在里面声明了常数
参数
,并尝试了那些描述范围
的
参数
。因此,
我
提供
了一个“混合”解决方案,即简单常量停留在包
中
,对于范围,
我
浏览 1
提问于2018-05-15
得票数 1
回答已采纳
3
回答
SystemVerilog
:使用带有类和虚拟接口
的
包
system-verilog
对于
SystemVerilog
来说,
我
还是个新手。
在
我
的
测试平台中,
我
导入了A类,并将虚拟接口
的
一个实例传递给它。但是,当类
中
的</e
浏览 1
提问于2013-02-28
得票数 2
2
回答
当我试图将数据从记分板传递到序列时,
我
遇到了一个错误,如何消除它?
system-verilog
、
uvm
我
是UVM
的
新手,
我
试图验证一个内存设计,在这个设计
中
,
我
尝试多次运行一个写序列,然后再运行相同次数
的
读序列,这样
我
就
可以
读取
我
正在写入
的
相同
的
地址,并进行比较。为此,
我
尝试创建一个从uvm_object扩展
的
新类,其中有一个队列来存储
我
正在写入
的
地址,这样
我
就
可以
在
read
浏览 0
提问于2019-06-19
得票数 1
回答已采纳
3
回答
system verilog
中
的
虚拟接口也不能在VI中使用动态数组
system-verilog
1)请解释一下
在
SystemVerilog
中使用虚拟界面的概念。2)我们
可以
在
接口中使用动态数组
吗
?如果不是,还有什么选择呢?
浏览 2
提问于2014-03-20
得票数 2
3
回答
如何使用Verilog
宏
模拟$display?
verilog
、
system-verilog
我
想创建一个具有多个
参数
的
宏
,就像$display一样。 $write("%s", $sformatf(A)); \
我
浏览 0
提问于2012-10-12
得票数 4
回答已采纳
1
回答
在
SystemVerilog
中
,是否允许从接口读取
参数
?
system-verilog
、
synthesis
它们在帮助消息
中
明确告诉您,不允许
在
接口成员中使用$bits()。 由于设计层次结构
在
精化过程
中
可能尚未完全解析,因此指定
参数
、specparam或localparam常量是非法
的
,而该值是从设计层次结构
的
其他地方派生
的
。但是,如果不允许
我
使用来自接口
的
参数
,它确
浏览 2
提问于2015-04-30
得票数 8
1
回答
使用
Systemverilog
读取,然后打印二进制文件。第一个字节读取和打印确定,麻烦\w字节包含一个1
的
毫秒位位置遇到
binary
、
octave
、
system-verilog
、
edaplayground
Systemverilog
规范1800-2012
在
21.3.4.4节
中
声明,读取二进制数据
可以
使用$fread读取二进制文件,并继续说明如何读取二进制文件。
我
相信这个例子是符合该节所述
的
。代码被张贴在EDA游乐场上,这样用户就
可以
看到并运行它。您需要登录才能运行并下载。登录是免费
的
。它为HDL模拟
提供
了基于云
的
全版本
的
行业标准工具
的
访问
。 还尝试
在</em
浏览 3
提问于2020-07-20
得票数 3
回答已采纳
1
回答
如何在COCOTB中生成时钟?
python
、
cocotb
我
正在尝试使用Cocotb (一个基于Python
的
框架)来验证一个基于flash
的
设计,这是
我
第一次接触它。
我
过去一直使用verilog,
SystemVerilog
。
我
正在尝试为
testbench
生成时钟。
我
试着浏览了一下文档。
我
在
cocotb
的
网站上看到了,那里有一个时钟课程。
我
还
可以
使用cocotb.fork(clock(dut.clk,
浏览 13
提问于2019-07-20
得票数 0
3
回答
将朋友
的
引用
成员初始化为类私有成员
c++
、
reference
、
friend
、
c++03
我
希望
在
一个对象
中
初始化一个成员(
引用
类型),以指向另一个对象
的
私有成员(另一个类型)。
我
使用friend来
提供
对私有成员
的
访问
。(请稍等一下,我会进一步解释
我
为什么要这么做。)下面是
我
尝试开始使用
的
代码
的
一个最基本
的
版本,它显然不起作用。显然,
我
只是尝试用这个代码Aries a(t.Leo);初始化
引用
,但是
浏览 4
提问于2013-01-03
得票数 0
回答已采纳
1
回答
为什么某些库例程同时
作为
宏
实现?为什么"va_arg“
宏
被声明为一个函数(没有"#define")?
c
、
function
、
macros
、
variadic-functions
我
正努力用语言把它说清楚。所以让
我
把它分成几个部分。上下文来自Mike
的
C书(下面每个部分都
提供
了链接)。以下是
我
的
问题,
作为
黑体字
的
要点: 最后一个一般观点是,许多库例程
可以
作为
宏
来实现,前提是不存在与副作用有关
的
问题(
浏览 4
提问于2014-10-02
得票数 1
回答已采纳
2
回答
在
perl中使用Getoptions获取数组
的
输入
perl
、
getopt
我
正在尝试使用Getoptions
在
perl
中
创建一个文件,其中一个输入是一个数组。
我
的
代码如下所示:my @job_name;my $
testbench
; 'job_namemy $i=0; $i <= 2; $i++) {}
浏览 1
提问于2014-11-13
得票数 2
1
回答
系统verilog测试台中
的
VHDL无约束记录
vhdl
、
system-verilog
、
modelsim
、
questasim
有没有任何方法
可以
使用vhdl记录类型
的
测试台信号?如果是这样,
我
如何约束
systemverilog
中
的
记录? 还是必须创建一个VHDL包来约束记录并将其
作为
要在
testbench
中使用
的
类型
提供
?由于HDL支持
在
不同
的
工具之间有很大
的
不同,
我
特别询问questasim (modelsim
的
大哥,也就是被认为有点向下兼容
浏览 0
提问于2016-10-21
得票数 0
1
回答
verilog
中
的
断言
verilog
、
assert
、
verification
我
是新来
的
,所以请轻松一点。 断言
在
verilog
中
可用
吗
?或者他们是
systemVerilog
的
一部分?但谷歌主要是
在
systemVerilog
中
显示断言结果,而不是verilog。另外,
我
使用Xilinx 14.7和Spartan3A启动板
作为
设备。Xilinx网站提到
systemVerilog
只支持Vivado设计套件,但是这个套件不支持Spartan3A板
浏览 3
提问于2015-06-28
得票数 0
1
回答
大小可配置
的
Systemverilog
localparam数组
arrays
、
parameters
、
system-verilog
我
想在
SystemVerilog
中
创建并定义一个本地
参数
数组。数组
的
大小应该是可配置
的
,并且每个localparam数组单元
的
值都是根据它
的
位置计算
的
。
SystemVerilog
中
“显而易见”选项应该是generate,但是
我
读到将
参数
定义放在一个generate块中会生成一个相对于generate块()
中
的
分层</em
浏览 0
提问于2016-12-19
得票数 1
6
回答
公开一个被
引用
的
类型(类)而不需要额外
的
引用
c#
、
dll
、
reference
、
layer
我
在
我
的
应用程序之间有一个
分层
的
.dlls系统,其中最低层有一个
提供
特定功能
的
类--这个类
的
实例
可以
通过GetClass()函数接收,然后
我
可以
访问
它
的
属性(基本上是变化对象
的
信息集合)。现在
我
注意到,当我想要从下一个更高级别的.dll
访问
这些信息时,编译器抱怨我没有
引用
较低
浏览 0
提问于2013-04-04
得票数 6
回答已采纳
2
回答
将字符串值传递给
SystemVerilog
参数
verilog
、
system-verilog
我
在
将字符串值传递给
SystemVerilog
中
的
泛型
参数
时遇到问题。这些模块
的
实例化如下所示。内存将一些值写入FILE_OUT,这是一个通用
参数
。
我
需要为内存
的
不同实例生成两个不同
的
文件- "file1.txt“和"file2.txt”。` `define创建了全局
宏
,因此模拟总是给出输出"file2.txt“。然后,
我
尝试将文件名
浏览 4
提问于2014-05-09
得票数 1
回答已采纳
2
回答
如何在硬件
中
实现系统
的
verilog结构?成员是否声明为关联?
verilog
、
system-verilog
我
见过许多系统verilog程序示例,它们将数据包表示为打包结构。这些数据是否像数据包一样串行传输?如何在硬件
中
实现系统
的
verilog结构?
浏览 2
提问于2014-02-16
得票数 2
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