随着嵌入式系统越来越复杂，对性能和灵活性的需求也越来越高。FPGA（Field Programmable Gate Array）作为一种可编程逻辑器件，在嵌入式系统中扮演着越来越重要的角色。本文将重点介绍FPGA在嵌入式系统中的加速、定制与灵活性的优势，并通过代码实例和深度内容进行阐述。
课程源自台湾大厂数字IC工程师培训课，添加10个数字IP设计实例和1个课程项目，让有电子信息相关背景的同学能顺利上手数字IC/FPGA设计，完成小白到初出茅庐，再到高级工程师的蜕变。学习、理解课程内容后，数字IC/SOC/FPGA设计的笔试、面试问题，也能轻松应对。
之前有总结过设计思路《基于FPGA的网口通信实例设计》，趁着这波假期把实例弄一下，详细地址：
第27届现场可编程逻辑与应用国际会议（The International Conference on Field-Programmable Logic and Applications，FPL）九月份在比利时根特召开。在FPL 2017上，一篇来自德国卡尔斯鲁厄理工学院（Karlsruhe Institute of Technology）的论文《Voltage Drop-based Fault Attacks on FPGAs using Valid Bitstreams》获得了最佳论文奖，同时也成为了所有
目标 • 掌握FPGA的基本设计原则 • 乒乓结构、流水线设计 • 异步时钟域的处理 • 状态机的设计 • 毛刺的消除 • 掌握FPGA设计的注意事项 • 从文档到设计完成 • 从设计实例加深设计思想 提纲 • FPGA的基本设计原则 • FPGA设计的注意事项 • 设计实例 • 交织器 • 数据适配器 推荐书籍 • Verilog • Verilog数字系统设计教程 夏宇闻 北京航天航空大学出版社 • 硬件描述语言Verilog 刘明业等译 清华大学出版社 • FPGA • 基于FPGA的系统设计（英文
AI科技评论按：第27届现场可编程逻辑与应用国际会议（The International Conference on Field-Programmable Logic and Applications，FPL）九月份在比利时根特召开。在FPL 2017上，一篇来自德国卡尔斯鲁厄理工学院（Karlsruhe Institute of Technology）的论文《Voltage Drop-based Fault Attacks on FPGAs using Valid Bitstreams》获得了最佳论文奖，
有关 System Generator 的安装以及简介可以参考我之前的博客 Matlab Simulink支持system generator插件，本文将初体验 System Generator，以达到如下目的：
本文介绍了 FPGA 在深度学习领域的应用，包括基于 FPGA 的硬件加速、基于 FPGA 的数据中心、基于 FPGA 的边缘计算以及基于 FPGA 的智能视频分析。同时，文章还介绍了腾讯云 FPGA 云服务，该服务可帮助用户快速部署 FPGA 加速，提高应用程序性能，降低成本。
日前，国内云服务商腾讯云宣布推出FPGA云服务器，引起了业界一阵热议，这是继国外亚马逊以及微软等企业在数据中心做出部署FPGA的尝试之后，国内首个FPGA云服务器。短短一年的时间，国内外主流云服务企业
定义 1：FPGA 是一堆晶体管，你可以把它们连接（wire up）起来做出任何你想要的电路。它就像一个纳米级面包板。使用 FPGA 就像芯片流片，但是你只需要买这一张芯片就可以搭建不一样的设计，作为交换，你需要付出一些效率上的代价。
通过上面其他章节的介绍，网口千兆通信，可以使用TCP或者UDP协议，可以外挂PHY片或者不挂PHY片，总结下来就有下面几种方式完成通信；
在我们的FPGA设计项目中，硬件的诊断和校验可能会占去超过30%—40%的FPGA开发时间，FPGA的debug也是FPGA设计中重要的一环。掌握并灵活运用FPGA设计工具的debug功能也是加快FPGA设计的关键。
OpenTitan 将使企业、平台提供商和芯片制造商的硅 RoT 设计和实现更加透明、可信和安全。OpenTitan 作为一个协作项目由 lowRISC CIC 管理，以生产高质量的开放 IP 以作为全功能产品的实例化。该存储库的存在是为了实现参与 OpenTitan 项目的合作伙伴之间的协作;
时钟是整个FPGA设计的“发动机”，FPGA内部逻辑正是在时钟的驱动下运作，因此，管理好时钟拓扑结构尤为重要，而时钟的拓扑结构又与相应的具体芯片型号相关。这里我们介绍一下UltraScale系列FPGA与7系列FPGA在时钟资源方面的主要差异。
⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 🔥文章和代码已归档至【Github仓库：hardware-tutorial】，需要的朋友们自取。 文章目录 分层次的电路设计方法 设计方法 全加器电路设计举例 一位半加器的描述 一位全加器的描述 四位全加器的描述 模块实例引用语句 分层次的电路设计方法 设计方法 📷 📷 使用自下而上的方法（bottom-up） ： 实
FPGA的仿真与调试在FPGA开发过程中起着至关重要的作用，也占用了FPGA开发的大部分时间。所以适当减少或简化FPGA的仿真与调试过程无疑是对FPGA开发的加速，所对产品成型的时间。这里我们将利用三篇给大家讲解使用脚本命令来加速FPGA的仿真过程。
在本系列的第1部分中，我们研究了Xilinx，Intel和Achronix的新型高端FPGA系列，并讨论了它们的底层半导体工艺，可编程逻辑LUT结构的类型和数量，DSP /算术资源的类型和数量以及它们适用于AI推理加速任务，声称的TOPS / FLOPS性能功能以及片上互连，例如FPGA路由资源和片上网络（NOC）。在第二部分，我们研究了内存架构，封装内集成架构和高速串行IO功能。从这些比较中可以明显看出，这是有史以来开发的最复杂，最复杂的芯片，这场战斗涉及很多赌注，而且每个供应商都带来了一些独特的价值，而没有明显的赢家或输家。
本文首发：FPGA的设计艺术（1）FPGA的硬件架构[1]FPGA是一个很神奇的器件，工程师可以在上面做游戏或者说工程师每天都在上面做游戏，通过搭积木的方式，还能设计出精美绝伦，纷繁复杂，奇妙无比的电路，这使用器件搭建几乎是做不到的，因为太庞大！这种设计也只能在FPGA或者专用的IC中能够实现，IC只能定制，可是FPGA却可以反复使用，每一次都可以是不同的电路，因此，FPGA目前的应用十分广泛，在很多关键领域，也是香饽饽一样的存在。
机器之心原创 作者：高静宜 3 月 28 日，腾讯云宣布推出深度学习平台 DI-X（Data Intelligence X），为机器学习、深度学习用户提供一站式服务，为其在 AI 领域的探索降低门槛并提供最流畅的体验。DI-X 平台基于腾讯云的大数据存储与处理能力，集成 Caffe、TensorFlow、Torch 主流深度学习框架，主打行云流水的拖拽式操作，具备强大的业内开源及腾讯自研算法库和模型库。DI-X 平台的推出是腾讯在 AI 领域长线布局中不可缺少的一环，也宣告腾讯云在 AI 布局的全面加速。
菩提：NFV不需要硬加速吗？ 至尊宝：需要吗？ 菩提：不需要吗？ 至尊宝：需要吗？ 菩提：不需要吗？ 至尊宝：需要吗？ 菩提：哎，我是跟你研究研究嘛，干嘛那么认真呢？不需要吗？ 最近，由于工作的需要，
FPGA设计，尤其是高速设计即主时钟频率超过300MHz，都会或多或少出现时序违例。而时序违例并不是单一的问题，它可能设计中的多个缺陷导致的。本文关注常见的以下几个设计缺陷。
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。“煮酒言欢”进入IC技术圈，这里有近50个IC技术公众号。
目前，所有相关的《基于FPGA的网口通信设计》都更新完毕，之前答应大家5月底完成更新，正好趁着这个周末完成了更新。
微软Project Brainwave是一个基于FPGA的低延迟深度学习云平台。微软创新地使用了英特尔提供的Stratix10 FPGA，创新的硬件赋予了这一深度学习云平台强大的计算性能。随着英特尔在人工智能领域的投入不断深化，越来越多的云服务提供商通过英特尔架构获取更高的性能，以及更可控的基础设施构建和运维成本。
今天给大侠带来FPGA Xilinx Zynq 系列第十篇，本篇内容目录简介如下：
无论是7系列FPGA、UltraScale还是UltraScale Plus系列FPGA，都包含Block RAM（BRAM），但只有UltraScale Plus芯片有UltraRAM也就是我们所说的URAM。BRAM和URAM都是重要的片上存储资源，但两者还是有些显著的区别。
在今年年初发表的一篇论文论文中，IBM详细介绍了神经计算机。这是一种可重新配置的并行处理系统，旨在研究和开发新兴的AI算法和计算神经科学。
DPDK在专注数据面报文处理的同时，一直紧跟着网络发展的脉搏以开放的姿态融合不断涌现的各种新的网络设备。从最初的普通网卡，到集成虚拟化和交换功能的高级网卡，再到各种网络SoC（片上系统）设备，到现在最热的基于FPGA的Smart NIC，DPDK一直走在软件定义的网络技术发展的最前沿。近年来，数据中心异构化的趋势出现，基于云的数据中心如何使用加速器来进行存储，网络以及人工智能的加速，成为炙手可热的话题，在刚结束的APNET’18研讨会上，华为与腾讯都分享了技术方向与实践演进过程，基于Linux Foundation的开源项目，对这种架构的支持，在软件的持续性与高质量保证上至关重要。
对于FPGA调试，主要以Intel FPGA为例，在win10 Quartus ii 17.0环境下进行仿真和调试，开发板类型EP4CE15F17。主要包括一下几个部分：
FPGA可能没有像一些人预期的那样在深度学习训练空间中占据一席之地，但AI推理的低功耗，高频率需求非常适合可重编程硬件的曲线。
全文地址：https://arxiv.org/pdf/1904.04421.pdf
随着高带宽内存（HBM）的发展，FPGA正变得越来越强大，HBM 给了FPGA 更多能力去缓解再一些应用中遇到的内存带宽瓶颈和处理更多样的应用。然而，HBM 的性能表现我们了解地还不是特别精准，尤其是在 FPGA 平台上。这篇文章我们将会在HBM 的说明书和它的实际表现之间建立起桥梁。我们使用的是一款非常棒的 FPGA，Xilinx ALveo U280，有一个两层的HBM 子系统。在最后，我们提出了竖亥，一款让我们测试出所有HBM 基础性能的基准测试工具。基于FPGA 的测试平台相较于CPU/GPU 平台来说会更位准确，因为噪声会更少，后者有着复杂的控制逻辑和缓存层次。我们观察到 1）HBM 提供高达425 GB/s 的内存带宽，2）如何使用HBM 会给性能表现带来巨大的影响，这也印证了揭开 HBM 特性的重要性，这可以让我们选择最佳的使用方式。作为对照，我们同样将竖亥应用在DDR4上来展现DDR4 和HBM 的不同。竖亥可以被轻松部署在其他FPGA 板卡上，我们会将竖亥开源，造福社会。
FPGA （Field Programmable Gate Array）现场可编程门阵列，是在硅片上预先设计实现的具有可编程特性的集成电路，它能够按照设计人员的需求配置为指定的电路结构，让客户不必依赖由芯片制造商设计和制造的 ASIC 芯片。广泛应用在原型验证、通信、汽车电子、工业控制、航空航天、数据中心等领域。#FPGA#
今天给大侠带来基于FPGA的VGA/LCD显示控制器设计，由于篇幅较长，分三篇。今天带来第一篇，上篇，VGA 显示原理以及VGA/LCD 显示控制器的基本框架，话不多说，上货。
本系列为FPGA系统性学习学员学习笔记整理分享，如有学习或者购买开发板意向，可加交流群联系群主。
FPGA（Field Programmable Gate Array）现场可编程门阵列，作为ASIC领域中的一种半定制电路而出现已有30年的历史了，它既解决了定制电路的无法改变功能的不足，又克服了原有可编程器件门电路数有限的缺点，可应用的场景也很广泛。
布局规划是为设计增加布局布线约束的过程。一个大型高速设计的布局规划是实现时序收敛的关键。好的布局规划可以大大提高设计性能，并确保设计结果的质量。差的布局规划具有相反的效果，使其无法满足时序约束，并导致设计结果与预期不符。
本次演示用的是USB3.0芯片-CYPRESS CYUSB3014（下称 FX3），该芯片是标准的USB3.0 PHY，可以大大简化使用USB通信时FPGA的设计，主需要使用状态机进行FIFO的读写控制即可，同时该芯片还具有ARM核+I2S、I2C、SPI、UART等接口，大大增加了该芯片的使用范围。
ISO11898 定义了通信速率为 125 kbps～1 Mbps 的高速 CAN 通信标准，属于闭环总线，传输速率可达1Mbps，总线长度 ≤ 40米。
环境：Vivado2019.2。 Part：xcku040-ffva1156-2-i，内嵌DSP个数 1920个，BRAM 600个也就是21.1Mb。
FPGA 本身是 SRAM 架构的，断电之后程序就会消失，那么如何利用 FPGA 实现一个 ROM 呢，我们可以利用 FPGA 内部的 RAM 资源实现 ROM，但这不是真正意义上的 ROM，而是每次上电都会把初始化的值先写入 RAM。Vivado 软件中提供了 ROM 的 IP 核 , 我们只需通过 IP 核例化一个 ROM，根据 ROM 的读时序来读取 ROM 中存储的数据。本节将介绍如何使用 FPGA 内部的 ROM 以及程序对该 ROM 的数据读操作。该实验与 FPGA 片内 RAM 读写测试实验操作类似，可以参考一下。
FPGA开源工作室将通过五篇文章来给大家讲解xilinx FPGA 使用mig IP对DDR3的读写控制，旨在让大家更快的学习和应用DDR3。
Xilinx的每一片FPGA都有一个Device DNA（Device identifier），这个DNA就类似于我们每个人的ID一样，是独一无二的。Device DNA是非易失的，不可更改的，换言之，它只有只读属性。那么如何获取这个DNA呢？（这里以UltraScale系列芯片为例）
FSM有限状态机，序列产生，序列检测，是FPGA和数字IC相关岗位必须要掌握的知识点，在笔试和面试中都非常常见。
2016年2月9号《自然》杂志的《The chips are down for Moore’s law》写到即将出版的国际半导体技术路线图不再以摩尔定律（Moore’s law）为目标，芯片行业50年的神话终被打破。
一般使用Primitive（内部元件）、自定义的下层模块对电路描述。主要用于层次化设计中。
该部分引用本公众号上一篇时序约束文章中的内容，在Quartus中采用逻辑锁定的办法来解决FPGA和外部接口的时序问题，也就是输入输出的寄存Rxd/Txd的寄存器到外部器件寄存器的时序问题。
深度神经网络 (DNN) 是一种人工神经网络(ANN)，在输入层和输出层之间具有多层。有不同类型的神经网络，但它们基本由相同的组件组成：神经元、突触、权重、偏差和函数。这些组件的功能类似于人类大脑，可以像任何其他 ML 算法一样进行训练。
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