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1
回答
自定义类指针的排序向量
、
、
、
我有vector<
FPGA
*> current_generation_,我想使用sort_members函数按
FPGA
成员fitness_进行排序。适用的守则如下: return (
fpga
_first->fitness()<
fpga
_second->fitness());
fpga<
浏览 2
提问于2015-06-22
得票数 0
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1
回答
interop类需要类型为[*]的数组
、
、
、
、
public
FPGA
__32Properties[]
fPGA
__32Properties;
fPGA
__32Properties是一个结构数组。现在,我想给它分配一个相同类型的空数组(它的
实例
没有初始化),然后继续填充它的字段。AppInfoDummy[0].appImage__32Properties.
fPGA
__32Properties = “DeployImage_RAD.<em
浏览 2
提问于2017-02-09
得票数 0
1
回答
英特尔最大10 DDR输出
、
目标
FPGA
是Intel MAX 10 (10M16DAU324I7G)
FPGA
。我
实例
化了一个ALTDDIO_OUT组件,如下代码所示。然而,输出针永远保持低。时钟在运行,Pin在R15。
浏览 3
提问于2021-03-29
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1
回答
如何将RTL综合中的时钟映射到内存中?
、
、
我有一个用于对内存中的一组数据进行排序的代码。我想综合这段代码,但我有几个问题。我的代码只有一个时钟,它控制每个块,包括内存。然而,我想知道我是需要在整个合成代码和内存中映射时钟,还是只在其中之一中映射时钟。我尝试了不同的案例,但没有得到正确的答案。这是我的代码:input Go,input Clk,output wire [7:0] ReadData,output reg [7:0] WriteData,
浏览 3
提问于2016-04-05
得票数 0
3
回答
基因测序方面?
、
、
、
、
腾讯云对基因测序的容器管理有案例和方案么,GPU最好的计算峰值和峰谷多少?有蓝光盘么,或者有能达到蓝光性能的盘?
浏览 342
提问于2018-06-08
1
回答
在VHDL中链接(2)模块之间的bidr端口
、
、
、
、
我有一个
FPGA
,它接受来自两个微控制器的8位地址和数据总线(两个都使用一个总线)。使用2:1多路复用器,我的
FPGA
一次只选择一个设备输入(地址和数据),并且选择是基于
FPGA
的外部信号。
浏览 42
提问于2020-05-30
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1
回答
将多个SPI端口(设备)注册到单个SPI平台驱动程序?
、
、
、
、
我已经实现了一个驱动程序,该驱动程序注册到spi驱动程序,并通过添加到dts和ecspi1驱动程序成功地处理了:&ecspi1 { &ecspi1 { reg = <0>; spi-max-fr
浏览 4
提问于2020-03-13
得票数 2
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1
回答
使用VIVADO HLS进行联合仿真
、
、
、
Xilinx系统生成器可用于原始MATLAB参考模型和实际HW板之间的联合仿真。在VIVADO HLS中,我们可以按照类似的步骤在原始C++参考模型(在HDL语言的数据类型和算法优化之前)和实际的HW板之间进行协同仿真吗?
浏览 82
提问于2020-06-11
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1
回答
Verilog testbench --使用任务从包含的文件中驱动信号?
、
、
我在模拟一个使用
FPGA
和CPU的设计。CPU通过SPI与
FPGA
通信,
FPGA
根据通信数据控制部分输出。我试图将SPI事务重构为一个名为tb_sim_s
浏览 4
提问于2016-12-22
得票数 0
2
回答
Signal有多个驱动器
、
_0_RS232_Uart_1_RX_pin =>
fpga
_0_RS232_Uart_1_RX_pin,
fpga
_0_MCB_DDR3_mcbx_dram_clk_pin =>
fpga
_0_MCB_DDR3_mcbx_dram_clk_pin,
fpga
_0_MCB_DDR3=>
fpga
_0_MCB_DDR3_mcb
浏览 3
提问于2013-06-12
得票数 0
3
回答
在字典中执行格式字符串替换
、
、
就像我们用字符串所能做的那样:
浏览 6
提问于2014-11-10
得票数 2
回答已采纳
1
回答
如何将数据分配给内部输入端口
、
、
、
我有一个
FPGA
试图在同一芯片上读/写值到SDRAM。sdram看到的是IN,顶层看到的是OUT,否则。SDRAM“路径”被
实例
化并被带到顶层。这些路径没有方向。但是,我知道顶层读写sdram。
浏览 21
提问于2019-04-12
得票数 0
1
回答
将Make配置为立即对坏目标失败
我的档案看上去像这样 cd fpgas/$(@)/build && $(MAKE) cd fpgas/$(@)/build && $(MAKE) cd fpgas/$(
浏览 4
提问于2017-11-17
得票数 0
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1
回答
FPGA
的并行程度如何?
、
我可以在一个
FPGA
上运行多少真正的并行线程。我是说真的。让我们花点时间看看英特尔AVX技术的SIMD。我可以在
FPGA
内部编程的最大SIMD寄存器是多少?我可以在
FPGA
上并行运行1mln AND吗?为了便于示例,让我们假设
FPGA
足够大。
浏览 48
提问于2021-08-26
得票数 0
1
回答
Bash循环并行化和迭代
、
、
、
目标如下:我总共有40个
FPGA
。10个
FPGA
连接到一个程序员,也就是说,我有4个程序员来闪存所有40个
FPGA
。
FPGA
只能在每个程序员上连续编程。 programm
浏览 0
提问于2019-02-14
得票数 1
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1
回答
RTL Verilog (
FPGA
)可合成码的时钟转换
、
、
、
在
FPGA
上将12 MHz系统时钟信号转换成50%占空比的1 MHz信号输出。 我知道我需要除以2@ 50/50占空比才能得到6 MHz,然后再除以2得到3 MHz,再除以3得到1 MHz。
浏览 0
提问于2018-07-19
得票数 1
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1
回答
Gnu make文件中的循环
、
、
例如: $(foreach
fpga
, $($(NE_NAME)_$(DWDM_SUFFIX)_
FPGA
),ln -s $($(
fpga
)) $(PKG)/$(
fpga
);)
浏览 1
提问于2011-06-20
得票数 0
1
回答
此指针值已在MFC SDI应用程序中更改
、
、
selected item no UpdateFpgaAttrib updatefpgadlg; updatefpgadlg.DoModal(); void CNew_demo_a
浏览 1
提问于2012-12-29
得票数 0
回答已采纳
1
回答
FPGA
DE1-SoC Cyclone V覆盖设备树
、
、
、
、
这是添加到socfpga.dtsi中节点soc的元素: base_
fpga
_region: base-
fpga
-region {
fpga
-bridges = <&
fpga
_bridge0>, <&
fpga
_bridge1>,管理器和桥
浏览 64
提问于2020-11-09
得票数 1
2
回答
创建UCF文件时出现错误?
、
、
;Net
fpga
_0_Ethernet_MAC_PHY_dv_pin= LVCMOS25;Net
fpga
_0= LVCMOS25; Net
fpga
_0_Ethernet_MAC_PHY_tx
浏览 2
提问于2013-06-10
得票数 0
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