SystemVerilog:可以让`定义基于包参数的值吗？

system-verilog、preprocessor-directive

是否可以根据封装参数的值指定` `define参数？F.ex：`define MODULE_A_INCLUDED诚挚的问候, 埃琳娜·H。

浏览 7提问于2016-08-19得票数 0

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SystemVerilog函数可以返回包中定义的类型的值吗？

system-verilog

SystemVerilog函数可以返回包中定义的类型的值吗？在声明函数的类型之前，如何导入包？

浏览 3提问于2017-03-24得票数 1

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在系统verilog中随机化dut参数

random、parameters、system-verilog、hdl

我正在用system verilog为dut编写一个测试平台，在现场，参数DEPTH可能会改变，所以我一直在尝试找出如何随机化参数。它当前设置为20，但它的范围是7到255。我知道你不能直接在脚本中随机化它，但我听说其他人通过创建一个包来做这件事，他们可以在测试中运行，可以插入随机值作为参数。

浏览 0提问于2015-07-21得票数 1

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为仿真和综合定义不同的参数值

verilog、system-verilog、modelsim、synplify

我使用的是systemVerilog，我有一个包，它保存了一些模块参数值(例如parameter SPI_RATE = 2_000_000;)。有什么方法可以为仿真设定一个值，为综合设置一个不同的值吗？(我正在使用ModelSim)。例如，我想要这样的东西：parameter SPI_RATE = 2_000_000;else begin parameter SPI_RA

浏览 5提问于2020-03-31得票数 3

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我是新来的，所以请轻松一点。断言在verilog中可用吗？或者他们是systemVerilog的一部分？像大多数新来的人一样，我抓起了一本关于verilog的书，其中包含了一章关于验证的内容(其中包含了断言，其中有20多个)。它还提到了OVL，我猜它有某种类型的头文件(或包含这些定义的库)。Xilinx网站提到systemVerilog只支持Vivado设计套件，但是这个套件不支持Spartan3A板(我也不知道<

浏览 3提问于2015-06-28得票数 0

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如何在systemverilog中获得作为plusargs的值数组？

command-line-arguments、verilog、system-verilog

如何在systemverilog中获取作为参数的值数组，我的要求是，我需要从命令行获取一个未定义大小的命令数组，以及如何将这些参数获取到一个数组/队列+CMDS=READ,WRITE,READ_N_WRITE：它应该被带到一个数组中吗？

浏览 13提问于2013-12-11得票数 5

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在SystemVerilog包中处理参数化

verilog、system-verilog

SystemVerilog添加了一些包，为公共代码片段(函数、类型、常量等)提供命名空间。但是，由于包不是实例化的，所以它们不能参数化，因此处理参数化的成员是有问题的。在实践中，我发现这很有局限性，因为我的自定义类型经常有一些参数来指定字段宽度等。我通常通过使用带有默认值的参数来处理这个问题，并且只知道我需要重新修改一些应用程序的</em

浏览 3提问于2010-10-09得票数 11

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如何在Verilog中的多个文件之间共享常量？

verilog、fpga

我在Verilog中使用了一个简单的UART，作为ASCII值定义的一部分。'h63;parameter ASCII_e = 8'h65;等等，我试图找到最好的方法来创建这些参数一次我习惯了VHDL，当您可以创建一个包，并包括您喜欢的包。我知道Verilog<e

浏览 2提问于2016-08-15得票数 3

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系统Verilog函数返回值作为参数化位向量

verilog、system-verilog

我需要在SystemVerilog中创建一个返回值作为参数化位向量的函数。我的代码如下： bit [ADDR_WIDTH-1:0] address; return address;我在函数声明中得到一个编译时错误，指出没有定义参数<

浏览 2提问于2013-08-20得票数 0

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在SystemVerilog的for循环中使用总线的正确方式？

verilog、system-verilog

我正在尝试用SystemVerilog做一个模块，它可以找到两个向量之间的点积，最多有8个8位的值。我试图让它对不同长度的向量更灵活，所以我有一个称为EN的输入，它是3位的，它决定了要执行的乘法次数。因此，如果EN == 3'b101，则每个向量的前五个值将相乘并相加，然后输出为32位值。然而，SystemVerilog告诉我，在i和

浏览 8提问于2019-11-27得票数 0

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大小可配置的Systemverilog* localparam数组*

arrays、parameters、system-verilog

我想在SystemVerilog中创建并定义一个本地参数数组。数组的大小应该是可配置的，并且每个localparam数组单元的值都是根据它的位置计算的。SystemVerilog中“显而易见”选项应该是generate，但是我读到将参数定义放在一个generate块中会生成一个相对于generate块()中的分层作用域的新的本地

浏览 0提问于2016-12-19得票数 1

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理解函数返回值

system-verilog

我正在尝试从语言资源手册(第10.3.1节)中理解SystemVerilog function返回值，但在掌握下一节时遇到了困难。有人能帮我解释一下吗？我试着寻找不同的网站，但信息没有那么深。在SystemVerilog中，函数返回可以是结构或联合。在这种情况下，函数内部使用并以函数名称开头的层次结构名称被解释为返回值的成员。如果函数名在函数之外使用，则名称指示整个函数的范围。如果函数名在层次结构名称中使用，它还指示

浏览 22提问于2014-08-20得票数 3

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通过TLM端口将浮点数从SystemVerilog传输到SystemC

system-verilog、systemc

我用C/C++实现了一个特定的过滤器，“封装”在SystemC-模块中。我想在基于SystemVerilog的实际验证环境(VE)中使用这个过滤器。对于TLM，有一种叫做“泛型有效载荷”的东西，基本上定义了什么可以通过TLM传输，TLM是一个字节数组。因此，我需要将VE中的数据样本从数据类型real转换为字节数组。我想要做的是创建一个联合类型，这样我就可以存储一个实值并读取一个字节数组。

浏览 0提问于2018-10-08得票数 0

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SystemVerilog在不损失可读性的情况下将一系列任务转换为单独的文件

verilog、system-verilog

我为我的一些代码创建了一个测试平台，并随着时间的推移慢慢地添加到它中。它对于一个文件来说真的太大了，所以我想把任务移到单独的文件中。data = 20; else begin end endtask 变成类似这样的东西outputs, but it seems very wrong to do something like this:do_that(.data_in(data)，.data_out(d

浏览 1提问于2015-02-07得票数 2

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Verilog中的参数数组

verilog、hdl

可以在Verilog中创建一个parameter数组吗？例如，如下所示：如果这是不可能的，什么是替代的解决方案？

浏览 7提问于2014-05-07得票数 4

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如何将参数应用于数据包，以便TC对其进行排序\分类

networking、socket、tc

我想在数据包中添加一个参数，这样以后我就可以让TC (HTB在特定情况下)对数据包进行优先排序(基于对该参数的过滤)。我考虑过通过socket进行过滤，但据我所知，它不是包的一部分，为了让TC过滤这些包，还有什么可以修改的吗？我知道net_cls，但它只区分cgroups，而我希望区分具有相同任务id的流。

浏览 0提问于2014-10-23得票数 1

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Linting:比较Verilog参数和常量字符串

string、parameters、verilog

我们有一个带有字符串参数的模块xxx。xxx;if (PAR == "abc") begin endgenerate 我们实例化模块并传递一个参数值分析值"abcd“是32位，但"abc”是24位。有没有一个很好的解决皮棉问题的方法？

浏览 0提问于2020-09-17得票数 1

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您能在systemverilog文件中导入vhdl包吗？

vhdl、system-verilog

您能在systemverilog文件中导入vhdl包吗？假设我有一个VHDL包： use ieee.std_logic_1164.all; packagesig2 : std_logic; end record; 我可以在这样的系统sigtype1

浏览 24提问于2022-01-19得票数 -1

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从ModelSim调用SystemVerilog命令

system-verilog、modelsim

有办法从ModelSim调用force -freeze命令(例如force -freeze)吗？

浏览 5提问于2014-08-12得票数 1

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作为模块参数的数组

verilog、system-verilog、hdl

如何将常量数组作为模块参数传递？我想建立一个移位寄存器宽度不同的移位宽度。可以通过模块参数定义可能的移位宽度。我尝试了下面这样的方法，但这不起作用。在SystemVerilog中，这种具有不同宽度的移位寄存器的通用结构是可能的吗？

浏览 0提问于2015-12-02得票数 1

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SystemVerilog:可以让`定义基于包参数的值吗？

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