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1
回答
VHDL
中
的
通用
时钟
分频器
、
、
我想用
VHDL
写一个
通用
时钟
分频器
,如下所示: entity Generic_Clk_Divider is INPUT_FREQ: integerif; end process; end architecture; 如果我用测试台测试它,它可以工作,但如果我在电路板上使用生成
的
Clk信号与另一个组件(本例
中
是VGA控制器)一起使用,它就不能工作。我
的</
浏览 22
提问于2019-12-13
得票数 0
3
回答
独立
时钟
分频器
的
综合与仿真
我是
VHDL
新手,正在做一项家庭作业。除了使用外部工具(如另一个答案所建议
的
M4,C预处理器)之外,有没有更好
的
方法来使用单独
的
代码来进行综合和仿真?
的
答案告诉我计数器/
分频器
不是一个最优
的<
浏览 1
提问于2012-10-21
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2
回答
带十进制
的
VHDL
时钟
分频器
、
、
、
我正在尝试将一个50 VGA
的
时钟
降低到25.175 VGA,以便在VGA控制器中使用。我已经有了一个
时钟
分频器
,但每当当前
时钟
速度和所需
时钟
速度
的
结果分频不是整数时,就会遇到减慢
时钟
的
问题。即50000000/25175000 ~ 1.98.
时钟
分频器
编译并运行,但如果分频为十进制数,则不输出任何内容。REAL时,Quartus给出错误:Error (10414):
VHDL</
浏览 3
提问于2012-06-18
得票数 3
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1
回答
VHDL
:
时钟
分频器
我有27兆赫
的
频率在输入,并希望得到400赫兹,100赫兹和1赫兹
的
输出频率。但是当我模拟它
的
时候,我没有得到任何东西,它只是没有定义,我不知道哪里出了问题。
浏览 2
提问于2015-04-07
得票数 0
2
回答
VHDL
时钟
分频器
我用下面的
VHDL
实现了一个100 Mhz
的
时钟
和一个25 Mhz
的
时钟
。clock_25MHz <= not clock_25MHz; end if;end process;“警告:Xst:1293-FF/锁存器count_1在块
中
的
常量值为0。
浏览 2
提问于2014-04-22
得票数 0
2
回答
从100 base基准
时钟
生成78 base
时钟
、
我必须使用
VHDL
语言从一个100 the
的
基准
时钟
(占空比0.5)生成一个78 the
的
时钟
(占空比为0.5或0.7) (因此比率是200/156)。我知道我可以使用DCM、PLL或类似的工具,但现在(不幸
的
是)我就是不能。因此,我想使用(不包括任何DCM或PLL)一个简单
的
分频器
,但在这种情况下,我也知道频率只能除以整数(最小2,因为我会使用计数器来做这件事-在我
的
例子
中
,我必须除以1,28205128
浏览 0
提问于2012-11-11
得票数 5
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3
回答
VHDL
和
时钟
50 to至25
VHDL
、
我在用
VHDL
做一个
时钟
分频器
。我
的
输入
时钟
频率是50 the,我开始使用下面的25 the输出: USE IEEE.std_logic_1164.ALL;(clk_in_se
浏览 0
提问于2016-02-05
得票数 1
2
回答
AVR采样码说明
、
从… 谢谢!
浏览 1
提问于2013-01-07
得票数 0
2
回答
在stm32f4xx上freertos刻度因子2太快
、
、
、
我当前
的
freertos设置一定有错误,因为当我使用任务延迟函数或计时器周期时,这两个时间
的
速度都是预期
的
两倍。我已经查过什么了: Freertos Config: SystemClockCore为168。滴答声被设为每秒1000条滴答。:系统当前运行速度也太
浏览 8
提问于2017-10-27
得票数 1
1
回答
VHDL
:与设置相关
的
正确计时另一个组件
、
、
、
我正在做一个用
VHDL
编写
的
FPGA项目。 我需要将一个16位移位寄存器复制到FIFO
中
(例如,在16个新
的
数据位被送入移位寄存器后,我想将新形成
的
16位字发送到fifo)。我
的
问题是,在断言fifo上
的
时钟
线之前,我是否需要在fifo
的
输入端设置一个
时钟
的
数据?这实际上是一个
通用
的
VHDL
问题,并不特定于fifos。基本上,是否可以在同一操作<
浏览 1
提问于2013-04-09
得票数 1
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1
回答
如何在
通用
移位寄存器
中
实现
分频器
、
、
、
、
我试图为4位
通用
移位寄存器编写
VHDL
代码,在这里我想加载4位并从ctrl中选择移位操作。我不知道如何在FPGA上实现
时钟
分频器
来运行输出。到目前为止,我
的
代码如下:use IEEE.STD_LOGIC_1164.all; generic(N : integer
浏览 0
提问于2014-09-19
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回答已采纳
1
回答
跨越设备内
的
时钟
域
、
、
、
我正在设计一个在FPGA上实现
的
VHDL
导频插入模块,它是OFDM系统
的
一部分。对于来自调制组件
的
每48个字,导频插入将添加导频音调和NULL以填充64信道IFFT
的
剩余信道。我试图实现这个系统
的
流操作,因此它将不断地产生64个样本,以便在固定延迟
的
情况下串行输入到IFFT。 我
的
方法是使用两个端口RAM,一个端口用于接收调制
的
字,另一个端口用于写入IFFT。每个端口都运行在一个独立
的
时钟
上,而在设
浏览 1
提问于2013-10-16
得票数 2
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2
回答
单片机TMR0定时器计数器中断
、
、
、
它将在每224 to
中
设置一个标志,计时器计数器将从0*F8增加到0*FF,然后溢出以设置此标志。因此,32 07H *07H=224 07H。问题是如何让计时器每32毫秒
中
断一次,这32毫秒从何而来。
浏览 9
提问于2014-10-14
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2
回答
ATTiny85脉宽调制频率
、
、
、
、
如何改变PWM信号
的
频率?
浏览 3
提问于2016-09-15
得票数 0
1
回答
波特率计算
假设MC有一个外部
时钟
16 MC,并使用内部预
分频器
@16。它有一个嵌入式代码,能够以9600
的
边界速率启用串行。如果外部
时钟
更改为8 8MHz,内部预
分频器
更改为4,则波特率是多少。解释原因。
浏览 22
提问于2020-06-23
得票数 0
1
回答
模拟不工作-端口映射错误?
我正在构建一个数字
时钟
,但正如您所看到
的
,clock_AN和clock_seg_out不会改变。这是由错误
的
端口映射引起
的
吗?谢谢!
浏览 0
提问于2010-08-30
得票数 0
1
回答
不同于普通
时钟
的
时钟
频率?
、
、
不同
的
硬件如何从linux
的
普通
时钟
框架
中
获得不同
的
时钟
频率,比如物理上不同
的
时钟
频率是如何获得
的
,以及是谁提供
的
?
浏览 13
提问于2015-11-19
得票数 0
1
回答
VHDL
时钟
分频器
在板上工作,但在仿真中失败。
、
、
、
、
我目前正在尝试使用
VHDL
来设计一个交通灯控制器,我正在Altera EPM240T100C5上编程,它有一个自定义扩展板来显示交通灯。由于板上最慢
的
时钟
设置仍然比我想
的
要快,所以我需要写一个
分频器
,我也是这样做
的
:USE ieee.std_logic_1164.all; dividedclk <= tempdividedclk; end
浏览 0
提问于2014-04-10
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1
回答
GNU无线电和labview
、
、
、
据我所知,使用
的
分数PLL中提到
的
resync特性是通过UHD驱动程序访问
的
。 G脑resync或Labview支持"resync功能“吗?
浏览 4
提问于2016-04-30
得票数 1
1
回答
如何使用锁相环从非50%
的
占空比
时钟
制作50%
的
占空比
时钟
、
我是Verilog
的
新手,我
的
任务是使用PLL产生一个新
的
时钟
信号(我对此也不是很熟悉)。输入
时钟
是一个21 MHz 57%
的
占空比
时钟
(
时钟
周期意味着与7个数据位同步,因此在
时钟
的
高部分发送4位,在低部分发送其他3位)。这是一个相机链接
时钟
。我想要产生一个7倍频率
的
时钟
,这样我就可以与传入
的
7位数据位同步。因为我只想在积极
的
边
浏览 0
提问于2019-08-09
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