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回答
Verilog
中
的
可变
长度
寄存器
片
verilog
我需要连接一个
寄存器
和另一个
寄存器
的
可变
长度
部分。我有一个
寄存器
offset,它计算我所需要
的
可变
长度
寄存器
的
位数。我想做这样
的
事情: A <= {B[offset:0], A}; 但是,这是一个编译错误。我可以编写一个多路复用器,为A选择不同
的
赋值,对于不同
的
偏移量:即: if (offset == 1) A <= {B[1
浏览 15
提问于2019-12-27
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1
回答
将
Verilog
注册表赋值给另一个注册表
的
一部分
verilog
我正在使用
Verilog
和modelSim,当我试图将reg变量赋给另一个reg变量
的
不同部分时,我得到了以下错误: f = 52 - zd; Q = qd[63 -:f+1]; 我希望R包含qd (从0到f),Q是(剩余
的
)
浏览 0
提问于2012-04-07
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1
回答
Verilog
:
可变
长度
寄存器
的
组合逻辑
for-loop
、
concatenation
、
verilog
、
sha1
我正在预习
Verilog
。作为第一个项目,我决定使用SHA-1蛮力。 生成该数据
的
第一步是创建一个模块,该模块可以生成
可变
长度
的
输
浏览 0
提问于2015-08-18
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1
回答
在testbench上注册初始值
verilog
希望向reg div_num_tb发送一个初始值(这是一个8位
寄存器
),我得到了以下错误: module top_tb(); reg [7:0]Div_num_tb; wire Out_signal_tbrese
浏览 1
提问于2019-07-02
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2
回答
在
verilog
中
创建
可变
宽度
的
常量向量
verilog
我在写一些可合成
的
Verilog
。我需要在更大
的
表达式
中
创建一个用作掩码
的
值。当
长度
存储在某个
寄存器
中
时,此值为1
的
序列:其中buffer和offset都是
寄存器
。但是,编译器说这在
verilog
中
是非法
的
,因为offset需要是常量。buffer & ~({
浏览 0
提问于2019-09-15
得票数 0
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2
回答
verilog
中
的
可变
移位
寄存器
verilog
我想设计一个向右移位
的
可变
移位
寄存器
,如下所示: input [7:0] in;但是,不幸
的
是,
verilog
不允许这种写入。
浏览 2
提问于2012-08-13
得票数 0
1
回答
参数化
长度
的
Verilog
移位
寄存器
verilog
我是
Verilog
代码
的
新手。我必须用移位
寄存器
在
verilog
代码
中
做一个问题。我在问之前搜索了一下,但没有找到类似的东西。有人能帮我在
Verilog
中
为这个
寄存器
创建代码吗? 谢谢!
浏览 4
提问于2016-05-06
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1
回答
如何在
Verilog
中
“发布”模块属性?
verilog
Verilog
初学者
的
问题:模块是否可以发布其静态/常量属性,例如地址
的
宽度、总线
片
或内部
寄存器
的
数量?它不是一个参数,而是被实例化
的
模块固有的信息。这两个模块都不是输出数据。类似于下面的(不恰当
的
) .addr( .addr) (input [ADDR_W-1:0我也希望链接到一些有用
的
Verilog</
浏览 2
提问于2017-06-09
得票数 2
1
回答
利用Quartus和FPGA在
Verilog
中注册变量
cpu
、
verilog
、
fpga
、
cpu-registers
、
quartus
我想知道,当我们在
verilog
中使用reg变量时,进程是怎么回事。我们知道,在任何FPGA使用
的
Quartus
中
,我们都可以声明和处理许多
寄存器
。另外,我们知道最近
的
-i7(64位)CPU只有16个
寄存器
。当我们编译和模拟具有超过50个
寄存器
的
代码时,它可以工作。这些
寄存器
存储在任何内存块
中
?如果是这样的话,我们为什么要将这个变量定义为reg?我
的
意思是,当我们将变量定义为
verilog<
浏览 3
提问于2016-01-18
得票数 1
1
回答
如何使用
verilog
最有效地将rgb图像输入FPGA
image
、
verilog
、
fpga
、
vga
、
quartus
我正在尝试为FPGA编程编写
verilog
代码,在这里我将实现一个VGA应用程序。我使用Quartus II和Altera DE2。目前,我
的
目标是在编译过程
中
获得一个640x480 rgb映像(方法并不重要,只要它工作并且是有效
的
)。我想出
的
最佳解决方案是使用matlab将图片转换为rgb十六进制文件,并使用$readmemh将它们输入
寄存器
。它花费了太多
的
时间,显然没有办法避免这种方法。如果这只是时间,但也有尺寸问题,6
浏览 14
提问于2015-05-24
得票数 2
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1
回答
在
verilog
中
,每个周期可以移位超过1位吗?
verilog
、
cycle
、
shift
我不确定是否需要超过1个周期,以及是否需要考虑需要超过1个周期才能完成
的
班次。如果可以一次移位1比特以上,那么移位1比特与移位多比特需要相同数量
的
延迟/门时间吗?
浏览 0
提问于2016-03-19
得票数 1
1
回答
使用SystemVerilog读取文件
中
的
可变
长度
字符串
verilog
、
system-verilog
、
uvm
、
asic
假设我有
可变
长度
的
字符串,如下所示:Read <Address>Write<Address> <Data0> <Data1> <Data2> <Data3> 如何使用文件操作读取SystemVerilog或
Verilog
。当有固定
长度
浏览 6
提问于2018-05-09
得票数 0
2
回答
Verilog
:如何在
寄存器
中
扩展二进制文件?
verilog
、
iverilog
在
寄存器
中
对二进制进行签名、扩展和零扩展
的
代码
的
格式是什么?将a扩展为32位,将其添加到b
中
,并将结果放入c
中
. 将a扩展为32位,将其添加到b
中
,并将结果放入c
中
.
浏览 1
提问于2017-06-26
得票数 0
回答已采纳
3
回答
VLSI:
寄存器
自动化
xml
、
verilog
、
specman
、
ieee
、
vlsi
我正在寻找用于VLSI设计
的
寄存器
自动化解决方案。即,在一些文本文件或XML
中
描述RTL
寄存器
一些标准方式,其可以被处理成
Verilog
、VHDL、Specman、System
Verilog
、C header和HTML/PDF文档。对于流程
中
的
其他必需工具,有什么建议吗?(易于编辑
的
XML文件,
Verilog
,C和文档生成) 当然,我可以自己写这些脚本,但如果以前已经做过了,那么重新发明轮子是愚蠢
浏览 6
提问于2013-04-14
得票数 3
2
回答
嵌入式开发系统
中
的
通用JTAG工作流程?
embedded
、
development-environment
、
jtag
在我
的
嵌入式项目中,我使用JTAG接口下载代码并调试下载
的
application.But,我不知道JTAG设置内部发生了什么。谁能告诉我JTAG设置
的
基本概念/流程(高级视图),这将真正帮助我更好地理解我
的
开发系统。 __Kanu
浏览 2
提问于2010-09-23
得票数 3
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2
回答
具有可扩展向量扩展(SVE)
的
ARM V-8
c++
、
arm
、
simd
、
armv8
、
sve
我发现ARMv8现在支持来自ARMv8 (scalable vector extension SVE)
的
可变
长度
向量
寄存器
。为了达到数据级
的
并行性,
寄存器
宽度越大越好。但是,我们需要在什么基础上选择128位到2048位之间
的
寄存器
大小才能达到最大
的
性能呢? 例如,我想在1920年X 1080 Y图像上做带3x3掩码
的
Sobel滤波。我需要选择
的
寄存器
宽度是多少?
浏览 6
提问于2018-02-07
得票数 3
回答已采纳
1
回答
生成内部生成
verilog
+生成附近
的
错误(veri- 1137)
verilog
、
system-verilog
、
register-transfer-level
从几天内编写
verilog
代码,我有一个问题是‘我们能在生成块
中
编写生成块吗?’此RTL
的
目的是在设计
的
输出端创建一个n个触发器
的
流水线。假设n是2,那么电路应该变成:flop1和flop2是新创建
的
失败。
浏览 3
提问于2016-08-02
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回答已采纳
1
回答
将定点Matlab代码转换为
Verilog
arrays
、
verilog
我有一个定点Matlab代码,它需要转换为
Verilog
。下面是Matlab代码。yfftshift为5000x0,y2shape为100x50。r=1; for n=0:rows-1 r=r+1;end 如何在
Verilog
中
创建内存并在for循环中调用它们?
浏览 1
提问于2015-04-26
得票数 0
2
回答
Verilog
中
的
可变
长度
消息(串行CRC-32)
verilog
、
crc32
消息
的
长度
是
可变
的
,预先知道。在发送和接收端,我将消息保存到一个移位
寄存器
中
,这是尽可能长
的
尽可能长
的
消息。我需要尽可能快地计算这些
寄存器
的
CRC32,与以太网一样。由于消息是
可变
长度
的
(从12位到64位不等),所以我选择了串行实现,该实现应该已经与消息
的
接收/传输并行运行。 我在计算前遇到了数据组织上
的
问题。作为指定
浏览 0
提问于2015-12-29
得票数 0
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1
回答
在Xilinx FPGA
中
,
片
寄存器
和
片
LUTs有什么区别?
fpga
、
xilinx
Xilinx FPGA
中
的
“
片
寄存器
”和“
片
LUTs”有什么区别?例如,为什么
片
寄存器
的
数量等于Vertix 5
中
的
片
LUTs
的
数量,但是
片
寄存器
的
数量是Vertix 6和Vertix 7
中
片
LUTs数量
的
两倍?
浏览 1
提问于2018-02-09
得票数 6
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