Yosys中的原语
Yosys是一个开源的综合工具，用于数字电路的综合和优化。在Yosys中，原语是指一组基本的逻辑门或模块，用于构建和描述数字电路。
原语可以分为两类：组合逻辑原语和时序逻辑原语。组合逻辑原语用于描述组合逻辑电路，它们的输出只依赖于当前的输入。常见的组合逻辑原语包括AND门、OR门、NOT门等。时序逻辑原语用于描述时序逻辑电路，它们的输出不仅依赖于当前的输入，还依赖于过去的输入和状态。常见的时序逻辑原语包括触发器、计数器、移位寄存器等。
Yosys提供了丰富的原语库，可以满足不同规模和复杂度的电路设计需求。通过使用这些原语，设计人员可以方便地描述和构建数字电路，并进行综合和优化。
优势：
- 开源免费：Yosys是开源的，可以免费使用和修改，降低了设计成本。
- 强大的综合和优化能力：Yosys提供了先进的综合和优化算法，可以将高级的RTL描述转换为低级的门级网表，优化电路的面积、功耗和时序性能。
- 可扩展性：Yosys支持用户自定义原语和插件，可以根据具体需求进行扩展和定制。
应用场景：
- 数字电路设计：Yosys广泛应用于数字电路设计领域，可以用于设计各种类型的数字电路，如处理器、FPGA、ASIC等。
- 教育和研究：Yosys作为开源工具，被广泛应用于教育和研究领域，用于教学实验和学术研究。
推荐的腾讯云相关产品和产品介绍链接地址：
腾讯云并没有直接相关的产品与Yosys进行对接，但可以通过腾讯云提供的云计算资源和服务来支持Yosys的使用和部署。例如，可以使用腾讯云的虚拟机服务来搭建Yosys的开发环境，使用腾讯云的对象存储服务来存储设计文件和结果等。
腾讯云虚拟机服务：https://cloud.tencent.com/product/cvm
腾讯云对象存储服务：https://cloud.tencent.com/product/cos
相关·内容
我原以为techmap没有任何争论就能做到，但事实并非如此。也许我想知道‘逻辑合成’是什么意思。
基本例子：
AND_GATE.v:
module AND_GATE( input A, input B, output X);
assign X = A & B;
endmodule
yosys> read_verilog AND_GATE.v
yosys> synth
....................
Number of wires: 3
Number of wire bits: 3
浏览 0提问于2020-12-04得票数 0
我有几个verilog文件，我想用Yosys转换成aiger格式，我在yosys中使用了以下逗号：
read_verilog gclk_reg.v nld_and.v my_ff_W_8_.v gated_netlist.v
synth_xilinx -flatten -top gclk_reg
aigmap
write_aiger -ascii my.aag
当我使用aigmap命令时，它显示的单元格如下：
VCC LUT2 GND LDCE
无法取代。
不足为奇的是，write_aiger命令失败，显示：
"ERROR:不支持的单元格类型: VCC (VCC)“。
那
浏览 5提问于2021-06-29得票数 1
使用iCE40 FOSS IceStorm flow:如何使用yosys/iceStorm为3状态I/O引脚(如双向数据总线引脚)编写iceStorm？
浏览 3提问于2016-05-25得票数 4
回答已采纳
我在他身上放了一个包含LUTS的记录。
我想把这个verilog解包，这样我就会有相同的功能，但不是LUTS --我会有逻辑单元(如Or/And/Xor等)。
我该怎么做呢？
Yosys有内置的东西吗？在互联网上，有没有别的东西已经实现了这类东西？因为我搜索了这个但是我找不到。
浏览 11提问于2020-05-20得票数 0
回答已采纳
我是Yosys的新手，我正在尝试使用xilinx原语来合成一个设计。我想知道我们是否可以使用xilinx原语来合成一个设计。如果是，那么我们如何在合成过程中提供这些xilinx原语的映射信息。
如果有人能帮我举个例子，那将是非常有帮助的。
谢谢
浏览 5提问于2021-04-14得票数 0
在实现自定义SCons工具链时，我遇到了这样的情况:当我需要调用shell作为虚假目标时，已经提供了初始输入，所以我可以继续为已经调用的命令提供输入。
基本上，我想要的是用期望的行为来声明虚假的目标：
# ...
def invoke_shell(target, source, env):
initial_input = '...'
# Some steps to interactive command with already provided initial_input
shell = env.Command(Alias('some-shell&#
浏览 2提问于2021-01-23得票数 0
我试图正式验证我的verilog设计led_walker.v。所以我首先把它合成成一个.smt2文件：
┌───┐
│ $ │ ziga > ziga--workstation > 001--led_walker--verification
└─┬─┘
└─> yosys \
-p "read_verilog -sv -formal led_walker.v" \
-p "prep -nordff -top led_walker" \
-p "write_smt2 led_walker.smt2 "
浏览 8提问于2021-05-14得票数 0
回答已采纳
1回答
我一直在使用两个程序llvm的opt和clifford的都有类似的passes接口(它们使用共享库作为优化)。
我想使用yosys.h中的某些数据结构和函数来构建一个设计模块(然后用verilog编写到文件)，该模块基于我的llvm生成的数据。
问题:我想要使用函数，来自yosys.h的数据，在llvm的通行证中。如何编译(编辑:也可以在llvm或yosys或单独的二进制可执行文件上执行)这样的代码？单独地，它们可以作为单独的传递被编译和执行。
编译YOSYS
gcc `yosys-config --cxxflags --ldlibs --ldflags` --shared yosyspass
浏览 0提问于2015-08-04得票数 2
回答已采纳
我希望有人能帮我.
这是我第一次见到你。首先，我试图运行与Clifford在他的演示中解释的完全相同的演示。我在以下位置下载了演示：
yosys在ABC pass上运行的喙带着以下信息：
12. Executing ABC pass (technology mapping using ABC).
12.1. Extracting gate netlist of module `\counter' to `<abc-temp-dir>/input.blif'..
Extracted 6 gates and 12 wires to a netlist network
浏览 3提问于2016-07-05得票数 0
回答已采纳
我想知道如何在使用YOSYS时导入sv包。例如，在文件my_pkg.sv中，我有以下内容 package my_pkg;
parameter KL=64;
endpackage 现在，在文件top.sv中，我有以下内容 import my_pkg::*;
module top(
input logic i_clk,
output logic o_done
);
endmodule Yosys给出以下错误： top.sv:1: ERROR: syntax error, unexpected TOK_ID 我希望YOSYS接受语法，因为我只是将包导入到顶级文件中。这是
浏览 15提问于2020-07-28得票数 1
回答已采纳
我正在尝试使用Yosys生成一个edif文件，然后将其与Vivado tcl脚本一起使用，为Artix7 (xc7a15t) FPGA生成位流。然而，Vivado似乎在处理edif文件中的一些单元格时遇到了问题。 当我在Vivado中完全使用相同的verilog和约束文件时，可以很好地创建位流，并且当我将其加载到FPGA上时，它可以正常工作。 我已经根据示例here对我的工作流进行了建模。 具体地说，我使用以下shell脚本作为yosys和Vivado命令的前端： #!/bin/bash
yosys run_yosys.ys
vivado -nolog -nojournal -mode ba
浏览 258提问于2019-02-09得票数 1
回答已采纳
我试图将yosys与结合使用，纯粹是为了实现可视化。这是一个工具，它获取yosys生成的json文件并从中创建SVG。如果我有verilog代码：
module test(a,b,c);
input wire a,b;
output wire c;
assign c = ~(a & b);
endmodule
我想生成一个具有NAND门的SVG文件。我使用以下Yosys命令：
read_verilog test.v
write_json output.json
Yosys将assign语句解释为AND门和NOT门，并输出以下json：
{
"crea
浏览 2提问于2018-10-10得票数 1
我试图使用初始块为只读推断RAM分配值：
module rom (
input clk,
input [5:0] addr,
output reg [15:0] data);
reg [15:0] mem [0:63];
initial begin
mem[0] = 1;
mem[1] = 2;
end
always @(posedge clk)
data <= mem[addr];
endmodule
Yosys给出了这个警告信息：
$ yosys -q -p "sy
浏览 1提问于2017-06-14得票数 2
回答已采纳
1回答
在设计中我有以下的时钟门：
module my_clkgate(clko, clki, ena);
// Clock gating latch triggered on the rising clki edge
input clki;
input ena;
output clko;
parameter tdelay = 0;
reg enabled;
always @ (clki, ena) begin
if (!clki) begin
enabled = ena;
end
end
assign #(tdelay) clk
浏览 3提问于2017-01-23得票数 2
回答已采纳
1回答
我正在尝试将Yosys用于我的一个项目，但我对FSM检测感到困惑。
我读了这篇文章：
我的问题是关于Yosys从Verilog文件中检测到的状态转换。在上面链接指向的帖子上，我看不到任何从状态1转换到状态3的方法；但是，在生成的图形中有。这怎么回事？提前谢谢。
浏览 22提问于2016-09-27得票数 0
回答已采纳
在Yosys中，我收到了一个警告，说字面宽度为8位，有人能详细说明一下吗?因为我刚接触yosys，而且我找不到任何资源来理解这个警告的原因。
以下是来自yosys的警告：
警告:文本的宽度为8位，但值需要16位。(../FPGA_memory/ROM_FPGA.v:1)
警告:文本的宽度为8位，但值需要12位。(../FPGA_memory/ROM_FPGA.v:1)
警告:文本的宽度为8位，但值需要12位。(../FPGA_memory/ROM_FPGA.v:1)
警告:文本的宽度为8位，但值需要20位。(../FPGA_memory/ROM_FPGA.v:1)
警告:文本的宽度为8位，但值
浏览 7提问于2020-10-04得票数 0
我要用我自己做的传球来扩展Yosys。在此过程中，我多次调用techmap传递，其中包含要应用的映射的路径。 但是，根据调用pass时所在目录的不同，映射的正确路径会有所不同。有没有一个变量可以指向我可以使用的Yosys主目录？ 下面的代码行显示了我当前如何调用techmap。 Pass::call(design, "techmap -map passes/decompose/" + decomposeFile + " -autoproc" + tag);
浏览 22提问于2020-11-20得票数 0
回答已采纳
0回答
有什么方法可以将参数(或命令行参数)传递给Yosys脚本吗？
我看到在这个问题()中，你可以在TCL解释器中运行Yosys脚本。有什么方法可以传递一个参数吗？
我这样做的原因是我有一个脚本，并且我希望能够使用Verilog文件的参数化路径调用该脚本。当然，这是一种常见的需求，而且肯定有一些简单的方法来实现这一点，但我没有看到它。
浏览 4提问于2017-06-10得票数 4
在最近的一段时间里，我遇到了一些麻烦，因为这个项目经常使用查找表数组，并让你把它们作为块块来推断。Yosys一直认为我的数组应该使用逻辑单元来实现。
示例：
reg signed [11:0] dynamicBuffer [0:2047];
推断为IceStorm LC，从而迅速溢出我的逻辑单元格预算。
Info: Device utilisation:
Info: ICESTORM_LC: 83524/ 7680 1087%
Info: ICESTORM_RAM: 18/ 32 56%
Info:
浏览 8提问于2020-07-02得票数 0
1回答
我想为ASIC标准单元库合成一个vhdl设计，以找到电路面积的要求。我如何为虚拟硅(VST)标准细胞库UMCL18G212T3或UMC L180 0.18m使用Yosys？Yosys是否支持vhdl代码，还是需要用verilog编写？
浏览 1提问于2019-05-29得票数 0
是否有一个用于Yosys的命令，它创建一个与gcc选项-MMD等效的依赖文件？(此选项输出一个小型Makefile片段，其中列出编译单元包含的所有文件。见)
背景:我尝试构建一个Makefile，它使用Yosys合成verilog项目。该项目使用单个顶级verilog文件，其中包含其他verilog依赖项。要做到这一点，我使用以下make规则，它运行得很好：
$(HARDWARE_BLIF_FILES): $(SUITE_OBJ_DIR)/%.blif : $(SUITE_SUPPORT_HARDWARE_DIR)/%.v
$(HARDWARE_YOSYS) -q -p 're
浏览 3提问于2017-12-08得票数 1
回答已采纳
我有以下简单的Verilog设计(在test.v中)：
module digital (
input a, b, c,
output reg q
);
wire ena = a & b;
always @ (ena, c) begin
if (ena)
q <= c;
end
endmodule
它模拟了一个简单的锁存器，在它的ena输入上有一个门。我使用以下Yosys TCL脚本：
yosys -import
set name digital
set libfile my_tech.lib
read_liberty -lib $libfi
浏览 5提问于2020-02-10得票数 1
我试图在重置时为FF分配一个初始值。初始值是电路的输入。在单元格库中，我添加了以下FF：
cell (DFF){
area : 0;
ff(IQ,IQN){
next_state : "D";
clocked_on : "CLK";
clear : "I'*RST";
preset : "I*RST";
clear_preset_var1 : L;
}
pin(CLK){
di
浏览 11提问于2018-10-25得票数 1
回答已采纳
在我用Yosys编写的一种设计中，我看到我们可以有私人电线(带有私有名称的电线)。例如，$0_s0127:0。所以，我对他们很少有疑问：
为什么我们在Yosys有私人线路(什么场景)？
它是否总是被转换成一个唯一的名字。例如，当我转储整个设计(使用write_verilog)时，它是否给了我与仅转储包含该私有线路的模块相同的名称？
浏览 3提问于2016-12-15得票数 0
回答已采纳
V在这里：
module test(input A, B, C, D, E, output Y);
assign Y = ((A^B)&C)^(D&E);
endmodule
首先，我通过yosys获得.blif文件(我使用mycells.lib，因为我只想在工作台文件中使用简单的网关)：
read_verilog test.v
hierarchy -check -top test
proc; opt; memory; opt;
techmap; opt
dfflibmap -liberty ../yosys/manual/PRESENTATION_Intro/myce
浏览 7提问于2021-05-05得票数 0
我正在使用Yosys来合成一个AES核心到门级Verilog，并映射到Liberty文件中的单元。 有没有一种方法可以报告寄存器和内存实例从RTL到门级实例/引脚/网络的映射？ 这是我的版本： Yosys 0.8+ 510 (git sha1 1217e47e, clang 10.0.1 -fPIC -Os)
浏览 14提问于2019-08-28得票数 0
2回答
我即将测试GHDL和Yosys作为EDA专有设计流程的替代品，供我的学生使用。我的观点是关于VHDL的合成。
我新安装了几个工具:网格(ECP5)、yosys、nexpnr、fujprog (ulx3s)。
GHDL也被安装了更长的时间，但它应该包括合成也(-synth选项工程)。
ghdl -v
GHDL 1.0-dev (v0.37.0-208-g2c66a8bd) [Dunoon edition]
Compiled with GNAT Version: Community 2019 (20190517-83)
llvm code generator
似乎我也需要ghdl-yosys-插
浏览 4提问于2020-12-03得票数 0
我们知道YOSYS (win32的YOSYS)可以使用read_verilog _dump_ast命令获得测试结果，但在命令窗口中显示结果视图。我们如何从命令窗口中以文本文件的形式获得结果？非常感谢!
浏览 0提问于2016-05-18得票数 0
我不知道如何在Yosys中实现模块的单独合成。考虑下面这个简单的两个模块示例：
low.v
module bottom(x, out);
input [0:7] x;
output [0:7] out;
assign out = x+1;
endmodule
top.v
module top(x, out);
input [0:7] x;
output [0:7] out;
bottom b(.x(x), .out(out));
endmodule
现在，将这些内容综合在一起可以达到预期的效果：
$ yosys -q -o top.blif -S
浏览 7提问于2017-02-04得票数 1
回答已采纳
我目前正在Makefile中为我的项目编译一个比特流。
对于构建的非调试版本，我使用以下命令：
yosys -p "synth_ice40 -blif $@ -top system" $^
对于调试版本，我使用：
yosys -p "verilog_defaults -add -DDEBUG; synth_ice40 -blif $@ -top system" $^
在调试构建的情况下，命令将完成，但是在读取/解析verilog时没有定义“debug”。
verilog_defaults适用于ice40_synth吗？如果没有，是否有一种方法可以避免在脚本中复制
浏览 3提问于2016-09-29得票数 0
回答已采纳
2回答
不完全转储物
、、
我试图弄清楚yosys对我的verilog源代码做了什么，所以我在脚本中插入了许多转储进程。我想这些都是在手册中描述的宜兰？从垃圾堆里看过去，在我看来，重要的东西已经丢失了。例如，我有一组参数定义来映射ascii字母代码。这些都列在宜兰，但没有价值。
是否有描述此输出的格式和解释的文档？Yosys似乎抛弃了我的大部分代码，到目前为止，我还无法确定它所丢弃的内容与我的源代码之间的关系。
浏览 4提问于2017-02-15得票数 0
以下是Verilog的声明：
module test (A,B, CLK);
input A, CLK;
output B;
always@(posedge CLK)
if(A) B <= 1'b1;
endmodule
我在等一个登记簿。然而，在我与Yosys合成它之后，我得到了如下结果：
assign B = 1'b1;
我不明白为什么Yosys将上述Verilog语句转换为常数1。
请指教，谢谢！
浏览 4提问于2021-07-28得票数 2
回答已采纳
我是Yosys的新手，正在尝试使用YosysJS来生成输入verilog文件的json描述。有关于如何在Yosys中使用该命令的文档。但是我不知道如何在YosysJS中使用它。我可以使用以下代码在合成的不同阶段后绘制RTL图：
ys.write_file("input.v", document.getElementById("code").value);
ys.run("design -reset; read_verilog input.v; synth -run coarse; show -
stretch");
浏览 0提问于2018-05-18得票数 0
我在Yosys的2D接口声明上得到“语法错误”，即使有"-sv“标志也是如此。
有没有办法让Yosys接受下一种语法？
module somename #(
parameter WDT = 3,
parameter CNT = 2
) (
input [WDT-1:0] in_a [CNT-1:0],
output [WDT-1:0] out_b [CNT-1:0]
);
谢谢!
浏览 10提问于2017-06-30得票数 2
回答已采纳
我试图写一个tcl脚本来阅读和合成一个设计。我在tcl文件的顶部使用了以下命令，并使用yosys -c filename.tcl执行它。
verilog_defaults -add -I<path_to_include_dir>
我得到了以下错误：
ERROR: TCL interpreter returned an error: invalid command name "verilog_defaults"
在yosys shell中执行相同的命令时，不会出现任何错误。这些命令在tcl脚本中有效还是对tcl脚本有不同的命令？
浏览 2提问于2021-06-29得票数 0
1回答
我使用的(可能是不正确的！)命令
yosys -f verilog -p "prep; show stretch count.dot" count.v
对于下面的简单示例
module count(input clk,output [7:0] LEDS);
reg [26:0] count;
assign LEDS = count[26:19];
always @(posedge clk) begin
count <= count + 1;
end
endmodule
它不工作，因为我希望没有输出到我不想要的文件名.
3. Generating Graphv
浏览 3提问于2016-03-26得票数 0
回答已采纳
我目前正在寻找一种在Yosys中执行iverilog in的方法，更准确地说是在write_verilog步骤中。
我需要将将由write_verilog生成的文件提供给iverilog (原因是，我需要维护变量源信息，这些信息保存在yosys属性中)。
然而，execute()函数只有在函数结束时才会写入文件。
如果我使用通过write_verilog生成的文件调用iverlog testbench.v design.v，我会得到一个错误，告诉我它缺少模块。
是否有可能执行依赖于execute()运行后生成的文件的命令，同时仍然在verilog后端？
浏览 5提问于2020-12-12得票数 0
我不知道它是否符合Verilog-2005标准，但我设法用“synplify pro”和“icarus verilog”编译了以下代码。
integer fsm_step_number;
always @(posedge clk or posedge rst)
if(rst) begin
pc <= 8'h00;
wb_addr_o <= 8'h00;
wb_wdat_o <= 8'h00;
wb_stb_o <= 1'b0;
wb_cyc_o <=
浏览 9提问于2018-08-31得票数 1
回答已采纳
我正在尝试编写一个过程，将给定电路的每个强连接组件放入一个不同的子模块中。
因此，我尝试向Yosys中的SCC pass添加一个函数，以将每个SCC添加到一个submod中。该函数为：
void putSelectionIntoParition (RTLIL::Design *design,
std::vector<pair<std::string,RTLIL::Selection>>& SelectionVector)
{
int p_count = 0;
for (std::vector<pa
浏览 3提问于2016-11-06得票数 0
1回答
yosys是否保留模块/单元的输入/输出端口的顺序？RTL中的排序是否保证在读取/写入时与verilog的顺序匹配？你会“出乎意料地”改变订单吗？
浏览 3提问于2015-08-19得票数 2
回答已采纳
我一直在测试一些用例的yosys。版本: Yosys 0.7+200 (git sha1 155a80d，gcc-6.3 6.3.0 -fPIC -Os)
我写了一个简单的代码块，将格雷代码转换成二进制代码：
module gray2bin (gray, bin);
parameter WDT = 3;
input [WDT-1:0] gray;
output [WDT-1:0] bin;
assign bin = {gray[WDT-1], bin[WDT-1:1]^gray[WDT-2:0]};
endmodule
这是一个在verilog中可接受和有效的代码，其中没有循环。它通过
浏览 16提问于2017-06-29得票数 0
回答已采纳
1回答
我正在尝试使用Yosys的正式验证功能以及Verific解析器。
与"read_verilog -formal“命令相比，具有可验证性的yosys支持的功能是什么？例如，与read_verilog一起工作的正式代码的快速编译给了我一个“假设属性”语法错误：“sva指令对时钟不敏感，不支持未锁定的指令”。
我不确定是否应该以任何方式修改Verific库标志，以使其支持更多的功能，或者它是不受支持的。
浏览 1提问于2017-07-19得票数 4
回答已采纳
1回答
我试图让yosys将我的设计合成为结构化verilog，因为这个工具不理解语法{A, B}，可以指定值A和B之间的连接。
因此，例如，当yosys生成如下语句时
assign C = {A,B};
assign {D,E} = F;
工具卡住了。我曾想过使用splitnets传递来消除多位连接，但是多位端口仍然会导致产生{}语法。即使运行splitnets -ports，也会留下一些任务，如
assign {A, B} = {C, D}
我终于能够让这些任务通过额外的opt运行而消失。但是，这似乎是消除{}构造的一种非常混乱的方式。
有什么更好的方法来消除这个构造而不分割所有的输入端口？
浏览 2提问于2015-11-26得票数 3
回答已采纳
目前，我正在通过使用Yosys将代码合成到iCE40开发板来学习Verilog。我被困在使用参数在verilog。我有以下代码：
module tst;
parameter clkspd=12000000;
parameter baudrate=115200;
localparam bitperiod=$floor(clkspd/baudrate-0.5);
localparam bittmrwidth=$clog2(bitperiod);
//localparam bittmrwidth=$clog2(103);
initial begin
浏览 15提问于2017-01-03得票数 4
回答已采纳
1回答
我正在尝试理解Yosys/arachne生成的比特流，如所述。
学习如何使用本文档的推荐方法是使用Yosys和Arachne合成非常简单的电路，对生成的比特流文件运行icestorm工具icebox_explain，并使用上述数据库的HTML导出来分析结果。icebox_vlog可用于将比特流转换为Verilog。该工具的输出文件还将在添加到生成的Verilog代码的注释中概述信号路径。
为了了解对比特流的影响，如果我可以更改.ex文件并将其转换回ASCII比特流(而不是手动标识位)以上传到FPGA，这将是很有帮助的。是否有办法这样做？
我有点担心用无效的比特流损坏FPGA。是否在已知
浏览 4提问于2017-02-23得票数 1
回答已采纳
1回答
这是的另一个后续问题.
这是我的Yosys TCL控制脚本：
yosys -import
set libfile osu018_stdcells.lib
read_liberty -lib $libfile
read_verilog test.v
hierarchy;
procs; opt
memory; opt
fsm -norecode; opt -full
techmap; opt -full
dfflibmap -liberty $libfile
abc -liberty $libfile \
-script {+strash;ifraig;scorr;dc2;dretim
浏览 7提问于2017-03-29得票数 0
回答已采纳
对于更大的项目，我需要使用Yosys RTLIL API创建一个未连接的单元端口列表。这样做的最佳策略是什么？
浏览 2提问于2016-03-30得票数 1
回答已采纳
我一直在玩弄SpinalHDL及其SoC和模块，但遇到了一个普遍的问题--几乎所有使用FSM的代码都无法工作。我把这个问题告诉了Yosys，当它检测到FSM时，它会做一些奇怪的事情。下面是一个简单明了的Verilog (由SpinalHDL生成)，它不能按预期工作，除非您将FSM状态寄存器" state“与( fsm_encoding = "none”)属性合并。这样做可以使它工作良好，但这绝对不是一个解决方案，因为您不能修改现有Verilog的调色，我也找不到一种方法让SpinalHDL做到这一点。我已经在SpinalHDL gitter上讨论过这个问题了，那里的人建议在Yo
浏览 7提问于2020-11-29得票数 0
在Yosys中，哪些最有用的属性可以用于传递？
另外，我想知道您是否可以给我一个例子，使用'setattr‘为特定模块(即“计数器”)设置'keep_hierarchy’。
浏览 1提问于2016-05-26得票数 0
回答已采纳
扫码
添加站长 进交流群
领取专属 10元无门槛券
手把手带您无忧上云
相关资讯
热门标签
云服务器
ICP备案
实时音视频
即时通信 IM
对象存储活动推荐
腾讯云开发者
