std_logic_vector的两个补码
std_logic_vector是VHDL语言中的一种数据类型，用于表示逻辑向量。它可以包含多个逻辑位，每个位可以是0或1。
补码是一种表示有符号整数的方法，它是计算机中常用的表示方式之一。在std_logic_vector中，可以使用补码来表示有符号整数。
补码有两种形式：原码和反码。原码是将整数的绝对值转换为二进制表示，然后在最高位加上符号位。反码是将原码中的符号位保持不变，其余位取反。补码是将反码加1。
std_logic_vector的两个补码可以指的是对于一个std_logic_vector类型的变量，可以使用两种不同的补码形式来表示有符号整数。这两种补码形式可以用于不同的计算和操作。
对于std_logic_vector类型的变量，可以使用to_signed函数将其转换为带符号的整数类型，然后进行补码的计算和操作。to_signed函数可以接受两个参数，第一个参数是std_logic_vector类型的变量，第二个参数是表示带符号整数的位数。例如，to_signed(my_vector, 8)将my_vector转换为一个8位带符号整数。
在使用std_logic_vector的补码时，需要注意补码的位数和范围。补码的位数应与std_logic_vector的位数相匹配，以确保正确的计算和操作。此外，还需要注意补码的溢出和截断问题，以避免结果的错误。
对于std_logic_vector的两个补码，可以应用于各种场景，如数字信号处理、图像处理、通信系统等。在这些场景中，使用补码可以方便地表示和处理有符号整数，进行各种计算和操作。
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1回答
你能在vhdl中帮我吗/我想在我的代码中写负值/我的意思是-1值。
--onemore
library ieee;
use ieee.std_logic_1164.all;
use IEEE.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity mapper_3 is
port (
clk : in std_logic;
rst :in std_logic;
data_in : in std_logic_vector (4 downto 0);
data_o
浏览 7提问于2016-08-12得票数 0
所以我已经发布了这篇文章，但是我没有得到任何答案，所以我决定再试一次。
实体应实现以下算术功能：·减法I1 - I2·输入操作数1 (I1)：12位，二进制补码·输入操作数2 (I2)：8位，二进制补码·输出(O)：12位，二进制补码·溢出(V)和相应设置的进位标志(C)·有效标志( valid )：指示计算的解是否有效
那么我做了什么呢？
这就是它：
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
entity arithmetic is
port( I1 :in std_logic_vecto
浏览 0提问于2016-12-14得票数 0
我有一个4位的std_logic_vector，它的值用2的补码表示。我想提取它的无符号值
signal FOURbits_2scomplement : std_logic_vector(3 downto 0);
signal THREEbits_number : unsigned(2 downto 0);
THREEbits_number <= what_to_do(FOURbits_2scomplement); -- here !
我们如何将我们用2的补码编码/表示的给定4位转换为3位二进制编码的二进制值？
我被卡住了，因为它的宽度...
浏览 15提问于2021-06-04得票数 1
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日安，
我已经实现了一个8位的CLA加/减模块，它工作得很好。代码如下:我已经串接了下面的两个模块，以创建一个16位的加减器。此16位版本适用于加法，进位由低位的18位加法器生成，然后传递到下一个加法器以处理高位。
问题出在减法上。它不能工作，甚至在纸面上也不行。让我给你举个例子。假设我想做350 - 50
300: 00000001 00101100
50: 00000000 00110010
因此，如果我让一个加法器处理低位，而另一个加法器处理高位，它根本不会工作。原因如下：
300: 00000001 00101100
50 in 2's co
浏览 1提问于2014-09-23得票数 2
我正在尝试用VHDL语言编写两个包函数，它们平均两个和四个8位std_logic_vector输入信号。当我执行下面的avgtwo代码时，我得到的答案比我在模拟中预期的要大2倍。这就像是返回操作‘sum(sum’‘high not 1)’不取sum的高8位...我遗漏了什么？
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.STD_LOGIC_UNSIGNED.all;
use IEEE.NUMERIC_STD.ALL;
package my_package is
function
浏览 2提问于2011-08-11得票数 0
我有一个来自模数转换器的输入信号是8位(std_logic_vector(7 downto 0))。我必须将它们转换为16位信号(std_logic_vector(15 downto 0)，以便对16位系统进行16位信号处理。
浏览 5提问于2013-07-03得票数 17
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2回答
我正在为一个学校的项目在实验室工作。我们最终应该制作一个程序，向altera板显示有符号的整数值。这是沿途的一步，我被困住了。我不明白为什么这个if/ out语句不能编译，我对VHDL很陌生，请帮助。
-----------------------------------------------------------------
-- circuit for converting a 4-bit signed integer
-- to a 1-bit sign and a 4-bit absolute value
--------------------------------------
浏览 0提问于2014-11-14得票数 0
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我有一个硬件加速函数，它需要两个定点乘法实例。我目前的解决方案(下面的例子)要求每个乘法需要两个时钟周期；一个乘法步骤，然后第二个步骤，该值被切回原始输入字长。我希望延迟所需的周期越少越好。 这是我目前的解决方案： signal a : std_logic_vector(7 downto 0);
signal b : std_logic_vector(7 downto 0);
signal y : std_logic_vector(7 downto 0);
signal product : std_logic_vector(15 downto 0)
浏览 9提问于2021-01-31得票数 0
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1回答
VHDL中的除法
、、
我正在尝试将两个32位std_logic_vector信号分开(参见下面的代码)。这两个输入都是可变的。当我写一个单独的模块并测试它时，这是可以的，但当我将它作为其他模块的一部分使用时，它不能被模拟。模拟没有错误，但它已停止，并将我链接到此模块。顺便说一句，我正在使用Xilinx
library IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.NUMERIC_STD.ALL;
entity DivEx is
port(
X : in STD_LOGIC_VECTOR(31 downto 0);
Y : in STD_LOGIC_V
浏览 0提问于2014-01-22得票数 2
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我只是想知道，如何将两个8位向量连接到一个16位向量中，odata_H有MSB，odata_L有LSB？任何帮助都将不胜感激。矢量是从ADT7420温度传感器发出的数据点。
signal BCD: std_logic_vector(11 downto 0);
signal Bin_Temp: std_logic_vector(7 downto 0);
signal Bin_Acc: std_logic_vector(7 downto 0);
signal Buff_Temp: std_logic_vector(7 downto 0)
浏览 11提问于2021-12-15得票数 0
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library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.numeric_std.all;
entity unu is
port(a,b:std_logic_vector(1 downto 0);
q:out std_logic_vector(2 downto 0)
);
end unu;
architecture Behavioral of unu is
function max (op1, op2 : INTEGER) return INTEGER is
begin
if op1 > o
浏览 6提问于2014-06-01得票数 0
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3回答
男人需要一些帮助来解决一个问题。我正在努力学习补充性记法，这是我的bca课程。最近，我完成了2的补码记法一章，并陷入了疑问。有人能给我描述一下如何减法吗？
A)从14个到10个
B) 10中的14
使用2的补码表示法。
我所做的是
上面的二进制数字。10=1010 14=1110
这两个数字的两个补码。1010=>0101+1=0110 1110=>1110+1=1111
现在我被卡住了，我该如何解决
A) 14减去10
B) 10减去14
请使用描述性的方式，这样我就可以理解两个减法的每个步骤。提前谢谢。
浏览 2提问于2013-06-24得票数 1
我在学校的这个项目里工作。我有两个std_logic_vector (31降到0) A和B，我有一个可变类型的std_logic_vector (32下降到0)，我想要添加A+B，并将结果放入32位的std_logic_vector中。
这是我的设计：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
USE ieee.numeric_std.ALL;
use ieee.std_logic_arith.all;
entity Ej3 is
Port ( A : in STD_LOGIC_VECTOR (31 dow
浏览 2提问于2014-09-12得票数 2
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我有两个163位的数字，我想要映射到乘数。但是对于乘法器，a (162向下到0)和b只是一位。那么我该怎么做呢？请帮帮忙。
entity demo_pointadd is
Port ( x : in STD_LOGIC_VECTOR (162 downto 0);
y : in STD_LOGIC_VECTOR(162 downto 0);
p : out STD_LOGIC_VECTOR (162 downto 0);
q : out STD_LOGIC_VECTOR (162 downto 0);
浏览 0提问于2013-07-29得票数 0
我不知道如何取两个std_logic_vector的绝对值(31减到0)；
以下是代码的示例：
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all; -- for the signed, unsigned types and arithmetic ops
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
...
...
port (
X: in std_logic_vector(31 downto
浏览 0提问于2014-02-22得票数 4
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我在VHDL中很新，我有一个简单的问题。我有一个MAC (乘法和累积)实体，其中包含两个组件：‘乘子’和'add_sub_n‘。我希望MAC得到两个输入a，b，乘以它们，并将它们添加到以前使用Mac时的旧结果中。这是我的代码：
-- libraries decleration
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity MAC is
port (a : in std_logic_
浏览 5提问于2014-04-25得票数 0
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2回答
VHDL移位操作
、、
我有两个std_logic_vector输入(Operand1和Operand2)，我试图通过Operand2中的值转换Operand1，并将其存储在std_logic_vector输出(Output1)中。
Output1 <= std_logic_vector(unsigned(Operand1) srl to_integer(unsigned(Operand2)));
Output1 <= std_logic_vector(unsigned(Operand1) sll to_integer(unsigned(Operand2)));
Output1 <= std_l
浏览 5提问于2013-11-10得票数 0
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3回答
我有以下简单的过程将两个数字相加：
procedure add_elements
(
x : in std_logic_vector(31 downto 0);
y : in std_logic_vector(31 downto 0);
r : out std_logic_vector(31 downto 0)
)
is
begin
r := a + b;
end;
我想在一个过程中使用这个过程，如下所示：
test: process (....)
variable inp1 : std_logic_vector
浏览 2提问于2011-02-02得票数 1
这是我的课堂作业。我们的任务是设计一个提供基本秒表功能的VHDL组件。您的设计应从零开始，并能够在最右侧的7段显示器上计数到20 (除以下说明外，其他两个显示器应为空白)。按下中心按钮使计数开始和停止。向下按钮会将计数器重置为00。如果计数达到20，则电路板上的16个leds将创建复杂的胜利模式。
我如何在两个不同的7seg上同时显示不同数字上的两个数字。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.all;
entity lab_3 is
Port (
-------------led output--
浏览 19提问于2017-02-21得票数 0
我对如何从一个人的补语转换成两个人的补语感到困惑。假设我们的补码中有10101101。如何将其转换为二的补码？
谢谢
浏览 4提问于2014-10-31得票数 2
回答已采纳
在顶部模块中，两个输入是i1(3 downto 0)和i2(3 downto 0)，这两个输入将指向较低的组件，并从该组件再次转到另一个较低的组件。经过一些运算后，我们将从一个存储单元获得data_o(3 downto 0)格式的输出。现在我的问题是如何将这个data_o连接到i2，以便下一次我们只提供一个输入，即i1。i2值将作为前一个状态的data_o值，并使用此数据进行迭代。
我用VHDL写了这段代码：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
entity top_Module
浏览 1提问于2014-04-23得票数 0
1回答
我对VHDL很陌生。我试图在Xilinx FPGA上为矢量、点或标量产品设计一个通用代码。假设我们有一个向量，两个向量
V1=[1,4,5,1] and V2=[3,6,9,1].
我们可以发现它是用
V1.V2=(1x3)+(4x6)+(5x9)+(1x1)=73
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.ALL;
entity dot_product is
Port ( vector_x : in STD_LOGIC_VECTOR (3 downto 0);
vector_
浏览 4提问于2020-09-21得票数 0
回答已采纳
我试图使用下面给出的符号添加两个std_logic_vectors：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
--use IEEE.NUMERIC_STD.ALL;
entity adder is
port( a:in std_logic_vector(31 downto 0);
b:in std_logic_vector(31 downto 0);
o:out std_logic_vector(31 do
浏览 5提问于2015-04-20得票数 0
回答已采纳
我与VHDL超级新，我有一个指定的项目要做。基本上，我的目标是显示两个数字和减法，并在开关的帮助下添加它们。(在FPGA板上)
例如:假设我有一个位值为9的信号A，当我打开开关时，它将操作A-B并显示7。问题是，当我关闭开关时，我得到9而不是7。(它不保存值)我想要的是显示打开和关闭相同开关的所有子运算结果: 9,7,5,3,1
我到目前为止所做的：
我有一个5位的加法加法器implementationIn my主模块，我有它们作为组件和instantiationsIn主模块，我有两个数字的信号，这两个数字我声明为我的位片instantiatonsIn进程的输入值，我在if语句中为我的信号(9
浏览 0提问于2019-11-23得票数 0
回答已采纳
这是两个6位串行adder.It的代码，其作用就像一个获得编译错误的scoreboard.iam“无法读取输出Q ".please帮助我摆脱这个问题。
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity board IS
port
(
C: in std_logic;
h : in std_logic_vector(5 downto 0);
q : out std_logic_vector(5 downto 0)
-- s,cout : out std_logic
);
end boa
浏览 3提问于2013-11-21得票数 0
回答已采纳
有人知道为什么这段VHDL代码不能编译吗？(我使用的是modelsim)
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use ieee.NUMERIC_STD.all;
Entity PartC IS
Generic (constant N: natural := 1);
Port
( A : IN std_logic_vector(15 downto 0);
S0,S1,Cin : IN std_logic;
浏览 1提问于2017-09-19得票数 0
我正在查看和下面的答案，这是一个很好的解决方案，可以产生两个补充：
library ieee;
use ieee.numeric_std.all;
entity twoscomplement is
generic
(
Nbits : positive := 8
);
port
(
A : in unsigned (Nbits-1 downto 0);
Y : out signed (Nbits downto 0)
);
end entity twoscomplement;
architecture a1 of twoscomp
浏览 7提问于2017-09-23得票数 1
1回答
我的代码中有两个函数：
function derivative(error, previous_error, dt :in std_logic_vector(7 downto 0)) return std_logic_vector is
variable derivative_val: std_logic_vector(15 downto 0);
begin
derivative_val := div(sub(error,previous_error),dt);
return derivative_val;
end derivative;
functi
浏览 1提问于2014-06-20得票数 2
回答已采纳
2回答
我有两个嵌套的过程，其中"main“过程利用"subproc”在变量t0和t1中累积结果，然后在结束时返回结果。这一切都应该在一个时钟周期内计算，并且电路或多或少只由简单的逻辑门(xor、or、and)组成。当我尝试如下描述电路时，我得到了以下错误：
Acutal (variable t0) for formal "a" is not a signal
这是有意义的，因为子过程需要信号作为输入，但我想在主过程中传递一个变量。例如，有没有一种简单的方法可以绕过这个问题？
谢谢
procedure subproc
(
signal a : in std_log
浏览 2提问于2011-01-18得票数 0
我想写一个小程序，将大端转换为小端点。因此，我需要使用for循环。因为我只想每8位做一次开关(1字节)，所以我需要使用某种模块。我不喜欢使用预定义的方法，我想把它写成尽可能接近硬件。因此，我想访问迭代器变量，并检查最后三位是否为零。因此，我知道已经完成了8次迭代。萨迪，我收到了错误信息：
索引名称前缀类型自然不是数组类型
我的代码如下：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity TOP is
Port ( INPUT : in STD_LOGIC_VECTOR (32 downto 0);
CL
浏览 1提问于2017-01-15得票数 1
回答已采纳
2回答
使用2的补减法，我的结果是1111 (-1在十进制)，而在下面的情况下应该是0。
10010
-10010
其中两个值都以二进制形式提供。
答案似乎很明显，但按照将负值转换为2的补码的方法，在这种情况下似乎不起作用，因为结果似乎是1111。
谢谢
浏览 0提问于2014-08-17得票数 0
回答已采纳
我试图在我的项目中使用函数shift_left()，但是我得到了两个我无法解释的错误：
“'std_logic_vector'左移”附近的错误；预期的类型
但临时工是std_logic_vector！
错误:子程序“shift_left”查找的没有可行的条目
代码中使用的信号被定义为：
signal shifted_pixel, temp : std_logic_vector(15 downto 0);
signal i_data : std_logic_vector(7 downto 0);
下面的代码片段是在进程中编写的。
temp <= "00000000&
浏览 3提问于2021-03-27得票数 0
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谁能告诉我下面的书面陈述和。
signal A: **unsigned**(3 downto 0);
signal B: **std_logic_vector**(3 downto 0);
浏览 0提问于2017-06-15得票数 6
回答已采纳
在测试一个简单的计数器实现时，VHDL仿真没有退出仿真。我的意图是使用主进程更改的共享变量来停止两个并发进程。但主要过程不是停止时钟进程。
我的反措施是：
entity dff is
port(
direction, reset, clk, load : in std_logic;
din : in std_logic_vector(3 downto 0);
dout : out std_logic_vector(3 downto 0));
end dff;
architecture behav of dff is
signal temp : std_logi
浏览 4提问于2017-02-08得票数 1
回答已采纳
1回答
我有一个FPGA试图在同一芯片上读/写值到SDRAM。sdram看到的是IN，顶层看到的是OUT，否则。SDRAM“路径”被实例化并被带到顶层。这些路径没有方向。但是，我知道顶层读写sdram。我尝试了所示代码的一个变体，它被编译了。下面的代码是将两个值传递给SDRAM并读取第三个值的示例。我已经为路径指定了方向。我的逻辑是否正确，因为它发送了两个值，并接收了第三个值？ 使用IEEE.STD_LOGIC_UNSIGNED.ALL；--参见《用VHDL语言进行电路设计》第36页 port(
-- ---------------------------------------------
浏览 21提问于2019-04-12得票数 0
3回答
我将我的状态定义如下：
type state_type is (s0, s1, s2, s3);
signal state : state_type;
现在我想使用这个状态信息来形成另一个信号
signal data : std_logic_vector(3 downto 0);
signal data_plus_state : std_logic_vector(5 downto 0);
....
data_plus_state <= data & state;
有人知道如何将state转换为std_logic_vector，以便将这两个信号连接起来吗？
非常感谢，Rob
浏览 1提问于2010-10-15得票数 4
我正在尝试用VHDL编写一个FPU单元的程序。我正在做我的第一步。执行此指令时出现两个错误：
mantissa1 <= std_logic_vector(resize(unsigned(mantissa1),mantissa1'length + d));
错误是：
Error: C:/Modeltech_pe_edu_10.4a/examples/fpu/shifter.vhd(38): Illegal type conversion to ieee.std_logic_1164.STD_LOGIC_VECTOR (operand type is not known).
Err
浏览 2提问于2016-01-13得票数 1
1回答
我是新来的，这是家庭作业，但我试图理解这个真正不一致的错误。我有两个错误；一个在第11行，一个在第17行，它们都是语法错误。
); -- line 11 BEGIN --line 17
全码
Library ieee;
Use ieee.std_logic_1164.all;
entity addsub4 is
port(
a: in std_logic_vector(3 downto 0);
b: in std_logic_vector (3 downto 0);
e: in std_logic;
carry: out std_logic;
over: out std_logic;
sou
浏览 4提问于2014-09-19得票数 0
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8回答
我听说C，C++，Java使用两个补码来表示二进制。为什么不使用1补码？使用2补码比使用1补码有什么优势吗？
浏览 2提问于2009-11-03得票数 3
回答已采纳
嗨，我有一个信号，是在许多地方使用，并可能被改变的轨道。因此，为了简化维护，我做了一个名为T_RowInt的类型声明。
我制作了两个信号“类型化”和“非类型化”，它们都等同于整数范围-63到63来演示这个问题。
守则如下：
type T_RowInt is range -63 to 63;
signal typed : T_RowInt;
signal untyped : integer range -63 to 63;
signal text_col : integer range 0 to 127 := 0;
signal bank : std_logic_vector(2 downto
浏览 3提问于2020-04-28得票数 0
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1回答
当我合成这个32位乘法器代码时，我没有得到任何错误，只是警告我的输入没有被使用，并且被分配了但没有使用。我的代码是：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity multiplier is
Port ( multiplicand : in STD_LOGIC_VECTOR(31 downto 0);
multiply : in STD_LOGIC_VECTOR(31 downto 0);
clk : in STD_LOGIC;
product : out
浏览 0提问于2013-04-23得票数 0
1回答
我的VHDL代码有问题，我使用包含我所有组件的mypackage.VHD。因此，我在这里添加了“使用WORK.mypackage.ALL”，以使用此部分所需的组件。这部分使用了两个组件，其中一个组件在我试图编译文件时给出了一个错误。如果我完全以相同的格式包含这两个组件，我将粘贴从mypackage.VHD到这个组件的组件复制到这个组件上，但一旦我删除它们以从mypackage.VHD中使用它们，就会给我带来错误。我不知道是什么问题，非常感谢你的帮助。
简而言之:我有两个VHD文件，mypackage.VHD (我的所有组件)和第二个(alu.VHD)使用mypackage.VHD组件(使用WO
浏览 1提问于2015-06-14得票数 0
要计算两个8位数的GCD，我使用以下代码：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_unsigned.ALL;
entity gcd_8bit is
Port (a: in STD_LOGIC_VECTOR(7 downto 0);
b: in STD_LOGIC_VECTOR(7 downto 0);
gcd: out STD_LOGIC_VECTOR(7 downto 0));
end gcd_8bit;
architecture Behavioral of gcd_8bit is
浏览 2提问于2021-12-04得票数 0
我买了一个Spartan3A开发板从米克罗诺瓦()，我有一些问题，与它的内存接口。
这个板有30个GPIO引脚与Cypress SRAM共享，两个插脚在它们之间切换。
显然，将两个VHDL模块(一个用于控制SRAM，另一个用于驱动GPIO)连接到同一个引脚上，在综合时会导致“多驱动错误”。
因此，为了解决这个问题，我创建了第三个模块作为中间控制器，它将两个模块与另一个变量连接起来，以选择要操作哪个模块。
这对于输出来说很好，但是当涉及到读取输入时，我总是得到1，与实际值无关。
我不知道哪些引脚将用作输入，哪些引脚用于输出，因为我想要一个可以用于其他项目的独立模块。
到目前为止，我得到的是：
l
浏览 3提问于2013-09-01得票数 0
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3回答
我用VHDL实现了一个移位寄存器。它使用“位”作为参数，以便能够将用户定义的数字向右移动。它按预期工作，但根据Quartus II中的编译报告，它占用了164个逻辑元素。有人能告诉我为什么我的代码如此糟糕，也许可以给我一两个提示来优化它吗？:)预先谢谢。
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity ssi_data_align is
port
(
DATA_IN : in std_logic_vector(31 downto 0);
浏览 1提问于2014-07-15得票数 1
回答已采纳
1回答
你好，我正在尝试用VHDL实现一个N位的加法器/减法器，但由于某些原因，我无法正常工作，而且我似乎找不到问题所在。
加法器工作正常，但减法器不工作，我看不出有什么问题，因为我检查了表达式，它是正确的，但当我模拟它似乎减法部分根本不工作…
下面是我的溢出检测和饱和度控制的实现：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
entity ripple_adder_subtracter_saturate is
generic (WIDTH : INTEGER := 8);
port (a : IN STD_LOGIC_VECTOR(WID
浏览 0提问于2015-09-16得票数 1
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谢谢大家，我在这里修改了这篇文章。我已经写了一个简单的代码陷阱过滤器的VHDL使用不同的组件为每个任务。下面是示例代码，其中使用了不同的组件，除了累加器组件(Acc1)之外，所有其他组件都工作正常，输出信号保持为零。在acc1组件中，我试图制作两个累加器，其中第一个acc1 (第一个累加器的输出)是acc2的输入。由于其他组件可以正常工作，所以在这里我只在测试平台上的代码中显示了acc1组件的端口映射。
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use IEEE.std_logic_unsigned
浏览 0提问于2019-09-26得票数 0
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我一直在搜索，但找不到任何有用的信息，所以我猜它不支持...
我有一个类似这样的结构
SIGNAL container : STD_LOGIC_VECTOR((2*total)-1 DOWNTO 0);
SIGNAL storage : STD_LOGIC_VECTOR(total-1 DOWNTO 0);
copy : FOR a in 0 to total-1 GENERATE
first_set : IF a < 10 GENERATE
storage(a) <= container(a);
END GENERATE;
second_
浏览 0提问于2019-11-15得票数 1
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在二进制补码中，要求一个数的符号，通常只需对每一位求反并加1即可。例如：
011 (3)
100 + 1 = 101 (-3)
在VHDL中是：
a <= std_logic_vector(unsigned(not(a)) + 1);
以这种方式，合成器使用N位加法器。
在不使用加法器的情况下有没有其他更有效的解决方案？
浏览 3提问于2013-01-27得票数 5
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如何在C中获得整型的两个补码？
例如，我有一个整数，比如-254，我该如何将它转换为100000010呢？
有没有办法从整数变量中取出2的补码值，因为我知道在C中，整数存储在2的comp中？
浏览 4提问于2016-03-16得票数 3
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