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沙龙
1
回答
vvp
时
verilog
中
的
无限
循环
verilog
当我运行
vvp
时
,这段代码陷入了
无限
循环
,我不知道为什么。 此代码在编译
时
没有任何错误。 有没有人能搞清楚为什么这段代码会陷入
无限
循环
?
浏览 27
提问于2019-05-01
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1
回答
打开.vcd文件
时
出错。文件或目录不存在
verilog
、
icarus
、
gtkwave
我
的
Verilog
代码存储在C:\FA
中
。有三个文件:我按照我
的
书步骤走。伊维里罗格-o fa.
vvp
Error opening
浏览 5
提问于2021-05-04
得票数 1
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2
回答
(tasks.json)我不知道如何使用WSL作为外壳使用转义字符
visual-studio-code
、
escaping
、
windows-subsystem-for-linux
、
vscode-tasks
我在Windows10上运行VSCode 1.54.3,在WSL
中
运行Ubuntu。 "label": "
Verilog
: Compile iVerilog File ", "type":"shell", "
浏览 2
提问于2021-04-07
得票数 1
3
回答
在Icarus
Verilog
中
调试组合逻辑
循环
verilog
、
icarus
我正在使用Icarus
verilog
来模拟一个相当复杂
的
设计。我发现在极少数情况下,我
的
模拟会“卡住”,也就是说,时钟不再滴答作响,信号似乎也没有变化。我怀疑这是因为我
的
设计中有一个组合逻辑
循环
。有没有一种系统
的
方法来调试这个?我只是非常努力地盯着代码,但我无法取得任何进展。对于我可以尝试
的
任何建议,我都非常感谢。
浏览 8
提问于2012-05-10
得票数 4
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1
回答
VHDL
中
wait、infinite、while
循环
和for
循环
语句
的
综合
loops
、
vhdl
、
wait
、
synthesis
我很少使用
Verilog
中
的
任何
循环
用于合成目的,除了在初始化内存
时
使用" for“
循环
。 在VHDL
中
,建议在合成
时
应限制wait语句
的
使用。那么,在什么条件下可以合成wait语句
的
用法呢?其他
循环
语句怎么样,比如
无限
循环
(loop_labelLOOP ...END
循环
)、while
循环
和for
循环
浏览 104
提问于2020-06-26
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2
回答
当我编译我
的
Verilog
代码
时
,我得到了这样
的
消息。有人知道原因是什么吗?
verilog
、
cpu
当我编译我
的
代码
时
,我得到以下几行
的
错误消息。有人能解释一下吗。这是一个处理器
的
verilog
代码assign OUT1addr = instruction[2:0]; 以下消息适用于上述各行 tgt-
vvp
此赋值
的</e
浏览 2
提问于2019-01-27
得票数 0
1
回答
在rocket-chip/vsim中使用`定义合成有什么意义和如何使用?
riscv
我看到一堆some_variable={1{$random}};输出/rv64ui-p-auipc.vpd(以/rocket-chip/vsim为例) 我想基于RTL生成合成工具将看到
的
波形。我尝试通过将'+define+SYNTHESIS=1‘设置为VCS选项来实现这一点,但这样做会在运行测试
时
造成某种类型
的
浏览 1
提问于2016-06-03
得票数 0
1
回答
将VHDL翻译成
Verilog
translation
、
vhdl
、
verilog
我很难把VHDL翻译成
Verilog
。这是我VHDL源代码
的
一部分。我对I/O有一定
的
理解,但在翻译这个字符串时有一些问题。
浏览 1
提问于2014-12-16
得票数 0
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3
回答
Verilog
循环
条件
verilog
我对
verilog
是完全陌生
的
,我必须很快对它有相当多
的
了解,因为我正在上大学
的
一门课程。因此,我在玩我
的
altera DE2板和quartis2,并学习
的
来来往往。我正试着做一个计数器,它是由开关打开或关闭
的
。到目前为止,计数器计数和重置
的
基础上,按键。这是我
的
错误: Error (10119):
Verilog
HDL Loop Statement error at my_first_counter_ena
浏览 8
提问于2013-09-10
得票数 2
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1
回答
单击textarea
时
,在Android和iOS上调整可视视图端口
android
、
ios
、
resize
、
viewport
当点击文本区域来编辑文本
时
,这与iOS上打开软键盘
时
的
Safari相比,对Android上Chrome
的
可视视图有不同
的
影响,也许更重要
的
是关闭。在Android
的
情况下,当文本区域收到焦点
时
,可视视图
的
高度、宽度和比例不会改变。: 777但是,对于iOS上
的
Safari (运行iOS 14
的
iPhone 11 --尽管在多个设备上也是如
浏览 9
提问于2022-09-14
得票数 0
1
回答
为什么ModelSIM不显示定时波形,而GTKWave显示定时波形呢?
verilog
、
modelsim
、
icarus
、
gtkwave
我对
verilog
有点陌生,并且对所有的基本概念都感到困惑。我试图在ModelSim
中
显示定时波形,其中只抛出"# (vish-4014)没有找到匹配
的
'/tb/*'.“(在我
的
例子
中
)。然而,当我在VSCode
中
模拟测试平台
时
,使用icarus & gkwave,它显示了所需
的
必要波形。在VS代码
中
,我运行
浏览 1
提问于2021-04-24
得票数 0
3
回答
verilog
;无法在$display中使用"string“类型
verilog
、
system-verilog
、
icarus
我使用
的
是icarus
verilog
的
最新主分支构建。 x = "bbbb";end 上面给出了
vvp
:
vvp
_net.cc:2972: virtu
浏览 35
提问于2020-05-29
得票数 0
2
回答
如何在
Verilog
中
停止
无限
while
循环
loops
、
for-loop
、
while-loop
、
verilog
这就是我使用for或while
循环
的
原因。但是,我
的
问题是
循环
永远不会结束。我使用
的
是Verliog,所以我不能使用break,它在系统Verliog中使用。我还使用EDA Playground来编译我
的
代码。你知道我该怎么解决这个问题吗?任何帮助都是非常感谢
的
。----------- THE SIMULATION FINISHED ------------"); 我从Icarus编译器得到
浏览 4
提问于2020-05-21
得票数 0
2
回答
如何才能使iverilog相信vpi是一个系统功能而不是一个任务
verilog
、
icarus
我正在尝试使用
verilog
中
的
vpi函数,该函数将在被调用后向
verilog
测试平台返回值。我已经将代码
的
相关部分放在下面。如果我能得到一个例子,包括使用vpi函数在iverilog
中
返回值
的
编译和运行过程(我确实在google上搜索了,但没有得到iverilog
的
任何例子),或者得到一个指向我在这段代码
中
犯下
的
错误
的
指针,提前感谢您
的
宝贵时间。/rtl/*.
浏览 25
提问于2012-12-12
得票数 0
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4
回答
vector< vector<Point3f>
中
的
最高值>
c++
、
opencv
、
c++11
、
vector
我知道如何找到int、float、double等数据类型
的
最高值。但在这里,我使用Point3f处理x、y和z坐标。那么,任何人都可以帮助从std::vector of std::vector中找到z、x或std::vector
的
最高值吗?std::vector< std::vector<Point3f> > cluster_points; 为了简单起见,假设我只想在所有值中找到x轴
的
最高值。
浏览 2
提问于2017-05-10
得票数 1
1
回答
在veriloga
中
创建实例矩阵
verilog
有没有可能在veriloga
中
创建一个带有两个for
循环
的
memristormodule
的
跨栏数组?
浏览 25
提问于2021-07-14
得票数 0
2
回答
使用扫描查看波形
command-line
、
verilog
、
waveform
、
icarus
注意:如果有更好
的
地方让我问这个问题,请告诉我!我在谷歌上搜索了很多次,但是找不到
的
答案我收到一个错误,上面写着“文档”sinGen_TB“无法打开扫描不能打开这种类型
的
文件。” 或者,当我将文件保存为sinGen_TB.
vvp
或sinGen_TB.v
浏览 9
提问于2016-07-11
得票数 0
回答已采纳
6
回答
从常规编程开始使用HDL
hardware
、
verilog
、
vhdl
、
fpga
我一直想做我自己
的
微处理器..我读过。此外,我也很难弄清楚如何准确地模拟HDL程序。没有什么比打印或者硬件
中
的
东西更好
的
了,那么在没有FPGA
的
情况下测试程序
的
最好方法是什么
浏览 0
提问于2009-11-26
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回答已采纳
1
回答
For
循环
在凿
中
未展开
hardware
、
chisel
我试图理解我们是如何在chisel
中
的
"for“
循环
之外生成
verilog
代码
的
。通常,
verilog
代码用于展开正文
的
时间与
循环
进度一样多,但在这里,在chisel
中
,它只展开一次正文。OUTPUT, 2) } 上述程序对应
的
ve
浏览 4
提问于2014-09-30
得票数 2
2
回答
在
Verilog
设计中产生时钟故障
verilog
、
clock
、
vlsi
我在用
Verilog
设计芯片。我有一个3位计数器。我希望当计数器处于第8
循环
时
,应该有一个时钟故障,然后正常工作。在
Verilog
设计中产生时钟故障
的
可能方法是什么?
浏览 7
提问于2010-02-12
得票数 4
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