​3D NAND闪存的下一个前沿领域

（本文编译自electronicdesign）

自20世纪80年代末进入存储市场以来，NAND闪存从根本上改变了大量数据的存储和检索方式。

这种非易失性存储器专为高密度数据存储而设计，几乎存在于电子市场的各个领域，从智能手机到数据中心，以及其它的许多设备。它被用于大多数可移动和便携式存储设备，如SD卡和U盘。近年来，3D NAND也推动了人工智能的蓬勃发展，为训练AI模型所需的海量数据提供了高效的存储方案。

随着数据存储需求的激增，存储芯片企业正竞相提高NAND闪存的单元密度（以每平方毫米千兆位，即Gb/mm²为单位），同时降低每位成本。十多年前，半导体行业为了克服传统存储扩展的限制，从2D NAND转向了3D NAND。近年来，各存储企业通过增加每芯片存储单元的层数以及每个单元存储的位数（商用NAND闪存中最多可达4位）来提高存储密度。

其中最显著的进展之一是从浮栅晶体管转向电荷捕获单元。浮栅技术将电荷存储在导体中，而电荷捕获单元则将电荷存储在绝缘体中。这减少了存储单元之间的静电耦合，提高了读写性能。电荷捕获单元还为获得更高存储密度打开了大门，因为它们可以制造得比浮栅更小。

但随着3D NAND日益逼近物理极限，半导体行业正转向几项新技术，以更紧密地排列存储单元——不仅在横向，在纵向也是如此。imec开发了几项创新技术能够在不牺牲存储器性能和可靠性的前提下实现垂直缩放，即气隙集成和电荷捕获层分离。

深入解析电荷捕获单元：3D NAND的基础构建模块

未来几年，半导体行业计划在逻辑芯片中采用全环绕栅极（GAA）或纳米片晶体管。但GAA架构早已在3D NAND闪存领域得到广泛应用，成为高密度数据存储的主力军。在这种3D架构中，存储单元堆叠形成垂直串，通过水平字线对单元进行寻址。

在大多数情况下，电荷捕获单元是3D NAND中的存储器件。这种存储单元与MOSFET类似，但在晶体管的栅氧化层内嵌入了一层薄薄的氮化硅（SiN）。这使得栅氧化层形成了一种名为氧-氮-氧（ONO）的半导体材料堆叠结构，各层分别充当阻挡氧化层、电荷捕获氮化层和隧道氧化层（如图1所示）。

图1：展示了一种3D NAND全环绕栅极（GAA）架构，包含一个由电荷捕获单元组成的垂直串，其具有氧-氮-氧（ONO）栅介质和数量有限的字线（WL）。

当对栅极施加正向偏压时，沟道区的电子会隧穿穿过氧化硅层并被捕获在氮化硅（SiN）层中。这会提高晶体管的阈值电压。通过在源极和漏极之间施加电压，可以测量单元的状态：若有电流流过，说明没有电子被捕获，存储单元处于代表“1”的状态；若未检测到电流，则单元处于所谓的“电子被捕获”状态，对应“0”。

电荷捕获单元通过全环绕栅极垂直沟道方法集成到3D NAND结构中。可以想象将平面晶体管旋转90度，此时垂直传导沟道被栅极堆叠环绕。

GAA沟道的制造流程始于交替堆叠导体层（硅，用作字线）和绝缘层（氧化硅，用于分隔字线）。接下来，使用先进的干法刻蚀工具在堆叠层中向下钻孔，形成圆柱形孔洞。最后，在孔洞的侧壁上沉积交替的氧化硅和氮化硅层，而多晶硅晶体管沟道则位于整个结构的中心。这种布局通常被称为“通心粉沟道”。

下一代3D NAND：单元堆叠与单元缩放

未来几年，存储行业将把基于GAA的3D NAND闪存路线图推向极致。

如今，主流厂商已推出具有300多层氧化层/字线堆叠的3D NAND闪存芯片（如图2所示）。这一数字还将进一步增长，预计到2030年将达到1000层，对应的存储密度约为100Gbit/mm²。

其挑战在于，在30微米厚的堆叠层中保持垂直串的直径基本不变。但在如此狭小的空间内保持所有结构的均匀性，会导致工艺复杂度和成本的急剧上升，这对高堆叠层沉积和高深宽比刻蚀步骤构成了严峻挑战。

图2：3D NAND闪存示意图，重点标注了相邻字线之间的Z向间距。

为实现更多层的堆叠，半导体企业正投入研发多种互补性技术以提高3D NAND的存储密度。这些“缩放增强手段”包括增加每个单元的存储位数、缩小GAA单元的X-Y向间距（横向缩放）。除了在位密度和单元密度上的这些改进，各企业还在采取措施提升存储阵列的面积效率。

另一种缩放增强手段是层级堆叠，即通过将闪存器件相互堆叠来增加总层数。在3D NAND中，存储单元串联形成一个串，这是通过交替堆叠绝缘层和导体层并在其中钻孔实现的。单元堆叠过程可重复两到三次，未来甚至可能达到四次，从而在每个芯片上形成更长的串。每一组堆叠的单元有时被称为一个“层级”。

通过将大规模的存储单元堆叠进行分片，再将这些层级相互叠加形成更高的3D NAND芯片，企业无需一次性制造所有层就能增加总层数。例如，企业可以先制作250层的存储单元堆叠，然后将四个这样的层级堆叠成一个拥有1000层的3D NAND芯片。其主要挑战在于，在这些多层存储芯片上蚀刻出足够深的孔洞，然后完美地填充它们。

除此之外，各企业正将底层逻辑与NAND阵列分离，并以一种名为“CMOS键合到阵列（CbA）”的结构重新连接。在这种结构中，CMOS电路在单独的硅晶圆上制造，然后通过先进的封装技术（即混合键合）与NAND阵列相连接。CbA是“CMOS-under-Array（CuA）”的下一进化阶段，在CuA结构中，NAND是在同一单片工艺中直接制造在CMOS之上的。

展望未来，企业正考虑在单个 CMOS 晶圆上键合多个存储阵列，以此作为层级堆叠的替代方案 —— 甚至可能将多个阵列晶圆与多个 CMOS 晶圆进行键合。

3D NAND闪存Z向间距缩放的利弊

缩小存储层之间的间距对于持续降低下一代3D NAND的成本至关重要。当前相邻字线之间的间距约为40纳米，而Z向间距缩放的核心是进一步减小堆叠结构中字线层与氧化硅层的厚度。这使得每微米堆叠高度内可容纳更多存储层（进而增加存储单元），从而带来成本优势。

然而，若不加以优化，Z向间距缩放可能会对存储单元的电气性能产生负面影响。它可能导致阈值电压降低、亚阈值摆幅增大以及数据保持能力下降。此外，这还可能提高对存储单元中数据进行编程和擦除时的电压，这不可避免地会增加功耗、降低存储单元的速度（RC延迟），并可能导致相邻单元间栅间电介质的击穿。

这些影响源于两种物理现象——单元间干扰和横向电荷迁移，当存储单元被压缩得更紧密时，这两种现象会变得更为显著。

当减小字线层厚度时，电荷捕获晶体管的栅长会相应缩短。这会导致栅极对沟道的控制能力逐渐减弱，从而加剧不同单元之间的静电耦合。

除了单元间干扰，存储单元在垂直方向上的缩小还会引发横向电荷迁移（或称为垂直电荷损失）：存储在单元内的电荷容易从垂直的氮化硅（SiN）层中迁移出去，进而影响数据保持能力。

电荷捕获单元存在两个几何方向：Z向和X-Y向（由于单元具有圆柱形对称性，X向与Y向尺寸相同）。电荷可能从这两个方向泄漏出存储单元。在X-Y方向上，电荷会通过栅极中的隧道氧化层和/或阻挡氧化层逸出单元；而在Z向，电荷也可能离开当前单元，进入相邻单元内部或过于靠近相邻单元。这一现象由横向电荷迁移引起，当单元在垂直方向上被缩放、彼此距离更近时，这种迁移会变得更为突出。

集成气隙以减少单元间干扰

在相邻字线之间集成气隙是解决单元间干扰问题的一种潜在方案。这些气隙的介电常数低于栅间电介质，从而能够减弱存储单元之间的静电耦合。这一技巧在平面2D NAND闪存架构中曾被广泛应用，但将气隙集成到高大的氧化硅/字线堆叠结构中则难度显著增加。

为攻克这些难题，imec在2025年IEEE国际存储器研讨会（IMW）上提出了一种独特的集成方案，可精确控制字线之间气隙的位置。

在3D NAND中，薄层氧化硅既存在于存储单元的栅极内部（作为“栅极电介质”，用于分隔字线与晶体管沟道），也存在于不同存储单元的字线之间（作为“栅间电介质”，用于分隔相邻单元）（如图3所示）。栅极电介质构成了ONO堆叠中的隧道层和阻挡层，并环绕着电荷捕获氮化硅（SiN）层。

图3：气隙的3D集成工艺流程（a-d），以及气隙的透射电子显微镜（TEM）图像和能量色散X射线光谱（EDS）图像（e-f）。

因此，氧化硅不仅存在于每个存储单元内部，还存在于单元之间。由于3D NAND存储单元的制造方式，栅极电介质在单元之间连续延伸，并在相邻存储单元之间的空间中与栅间电介质相交。imec确定这一位置是放置气隙的理想之处。然而，利用当前的工艺技术去除（或切割掉）单元之间的电荷捕获氮化硅（SiN）层是一项巨大的挑战。

imec研发了一种无需从存储单元中切割氮化硅就能集成气隙的新方法。该方法通过在沉积ONO堆叠之前对栅间氧化硅进行凹陷处理，从存储孔区域内部引入气隙。气隙与字线自对准，能够实现极高的放置精度。这种方法还具有潜在的可扩展性，而这正是其他拟议解决方案存在的主要问题。

事实证明，与没有气隙的器件相比，带有气隙的器件对相邻单元的干扰更不敏感。这一结论源于以下实验结果：当在未选中的栅极上施加所谓的“通过电压”时，带有气隙的器件的阈值电压偏移更小（如图4所示）。这些结果是在一个测试器件上获得的，该器件的字线层数有限，间距为30纳米（栅长15纳米，栅间氧化硅电介质15纳米），存储孔直径为80纳米。

图4：左侧为带有气隙的电荷捕获器件在不同通过电压下的阈值电压变化，右侧为无气隙的电荷捕获器件在不同通过电压下的阈值电压变化。

imec的研究人员还研究了气隙对存储器性能和可靠性的影响。气隙不会影响存储器的运行，其支持的编程/擦除循环次数可达1000次，与无气隙的器件相当。

基于这些结果，孔侧气隙集成被视为实现未来Z向间距缩放的关键一步。

电荷捕获层切割：在闪存未来发展中的定位

imec已证实，有可能在栅间电介质层中引入气隙。然而，目前存储单元中的这些空洞在到达阻挡氧化层之前就终止了。如果我们能在存储单元中钻得更深，在阻挡氧化层和电荷捕获层区域引入气隙，会怎么样呢？

我们通过模拟对这种方法进行了测试，结果表明，这种电荷捕获层分离（或称为电荷捕获层切割）能够增大单元的存储窗口（如图5所示）。此外，电荷捕获层切割可以防止存储在存储单元中的电荷通过沿着氧化层/字线堆叠高度从上到下延伸的氮化硅串进行横向迁移。

图5：左侧为连续栅极堆叠结构，右侧为带有电荷捕获层切割和气隙集成的栅极堆叠结构。

闪存单元通过将阈值电压编程至不同水平来存储数据。存储1位数据时，单元需要两种电压水平（例如0V和1V）；存储2位数据时，则需要四种电压水平（例如0V、0.5V、1V和1.5V）。随着存储位数的增加，所需的电压水平数量也会相应增加。

这就需要要么扩大阈值电压的总范围（即存储窗口），要么缩小相邻电压水平之间的间隔（存储1位时间隔为1V，存储2位时间隔为0.5V）。但当电压水平间隔缩小时，区分这些水平会变得更加困难。通过扩大存储窗口，电荷捕获层切割有助于实现更多的电压水平，从而让每个单元能够存储更多位数据。

然而，在3D NAND闪存中集成电荷捕获层切割并非易事，因为这需要通过极深且狭窄的孔洞侧壁进行定向刻蚀和沉积。对于这类结构，用于2D NAND闪存的技术手段已不再适用。

突破3D NAND闪存的技术复杂性

随着半导体行业竞相在更小空间内存储更多数据，3D NAND闪存的Z向间距缩放正成为控制与存储层数增加相关成本的关键。

与此同时，传统电荷捕获单元架构的性能提升开始放缓，存储密度的改进可能在本十年结束前逐渐停滞。因此，研究人员正深入探索更具突破性的单元架构，以推动存储技术路线图延续至 2030年以后。一种拟议的3D方案重新构想了整体布局，将存储单元的传导沟道改为水平排列而非垂直排列。

多项正在研发的技术将助力存储行业逐步实现100Gb/mm²的数据存储密度，而这一需求主要由云计算和人工智能应用推动。