如何在Verilog中制作可变维数的二维寄存器/数组

module my_module #(parameter N = 4, M = 4) (
  // 模块的输入和输出端口
  input [N-1:0] row,
  input [M-1:0] col,
  input [7:0] data_in,
  output [7:0] data_out
);

  // 定义一个二维寄存器/数组
  reg [7:0] my_array [N-1:0][M-1:0];

  // 在需要的地方使用数组
  always @(posedge clk) begin
    data_out <= my_array[row][col];
  end

  always @(posedge clk) begin
    my_array[row][col] <= data_in;
  end

endmodule

module top_module;
  // 实例化my_module并传递参数
  my_module #(3, 3) my_instance (
    .row(row),
    .col(col),
    .data_in(data_in),
    .data_out(data_out)
  );
  
  // 其他模块的端口和逻辑
  // ...
  
endmodule