现代异构集成中的物理设计挑战

分享一篇介绍异质集成的论文，作者是来自台湾大学的张耀文教授，IEEE Fellow，IEEE EDA协会的第一位非欧美当选主席。文章链接在此：

https://doi.org/10.1145/3626184.3639690

以下为原文翻译(篇幅较长，不过我觉得还挺值得一看的)

【摘要】

为了在现代半导体设计中实现功耗、性能和面积（PPA）目标，随着片上集成的摩尔定律扩展的经济优势越来越小，将各种组件/芯片封装到一个封装中的超越摩尔异构集成趋势变得更加明显。特别是，我们已经遇到了向更先进技术转移的高成本以及与极紫外（EUV）光刻、掩模、工艺、设计、电子设计自动化（EDA）等相关的高制造成本。异构集成是指将单独制造的组件集成到一个更高级别的组件（在一个封装中，甚至在印刷电路板上的多个封装中），以提供增强的功能和改进的操作特性。与具有相对规则组件和布线的片上设计不同，异构集成的物理设计问题通常需要处理任意的组件形状、不同的金属线宽以及组件、金属线和焊盘之间的不同间距要求，同时考虑多个跨物理域的因素，如系统级、物理、电气、机械、热和光学效应，这些在传统芯片设计流程中没有得到很好的解决。在本文中，我们首先介绍流行的异构集成技术和选项、它们的布局建模和物理设计挑战，综述已发表的关键技术，并为现代异构集成物理设计提供未来的研究方向。

1. 引言

推动半导体技术发展有不少关键驱动力，包括人工智能（AI）、高性能计算、物联网（IoT）以及几乎所有类型的计算。这些技术驱动力创造了一个拥有海量信息的世界，引领我们进入数据爆炸时代。巨大的数据爆炸迫切需要具有更高性能、更好能效和更小芯片面积（即更低成本）的计算设备。

为了实现性能、功耗和面积目标，如图 1 所示，半导体领域有三个主要方向 ：

（1）摩尔定律延续（More Moore），通过使用更先进的晶体管技术（如 FinFET 和Naonosheet）、图案化技术（如多重图案化、极紫外光刻（EUV）和定向自组装（DSA））以及互连技术（如硅通孔（TSV）、将供电网络移至晶圆背面的背面供电以及光互连）来扩展摩尔定律；见图 2 。

（2）超越 CMOS，采用新器件工艺如化合物半导体（如碳化硅（SiC））。

（3）超越摩尔（More-than-Moore），采用 2.5D 或 3D 异构集成将多个组件集成到一个集成系统中，这些组件可以是模拟/RF 器件、传感器、MEMS、生物芯片，甚至是光学组件。这些方向上的挑战带来了许多令人兴奋的研究机会。

摩尔已经在他 1965 年发表的关于摩尔定律的著名论文中预见到了这两个方向，甚至包括电子设计自动化（EDA）的需求 。他指出必须使制造特定系统功能的总成本最小化。他预见到集成优势将推动电子技术的扩散，将这一科学技术推向许多新领域。在摩尔定律延续方面，他观察到最小组件成本的复杂度将以大约每年两倍的速度增长，这就是常被引用的摩尔定律。在超越摩尔方面，令人惊讶的是，他评论说用单独封装和互连的较小功能构建大型系统可能更经济，这在如今通常被称为异构集成。他甚至预见到了电路设计的 EDA 必要性，即新设计的自动化程序可以将逻辑图转换为技术实现，而无需任何特殊工程 。所以我们站在巨人的肩膀上开发和展望新兴技术。

随着芯片设计中摩尔定律扩展的经济优势越来越小，选择超越摩尔选项的趋势变得更加明显。特别是，我们已经遇到了向更先进技术节点（如 2nm 及更先进技术）转移的高成本，以及与 EUV、掩模、工艺、设计、EDA 等相关的高制造成本。因此，只有台积电、英特尔和三星等少数代工厂能够承担高昂的制造成本。

相比之下，具有 2.5D/3D 堆叠的超越摩尔异构集成为摩尔定律扩展成本的增加提供了有前景的解决方案。异构集成是指将单独制造的组件集成到一个提供增强功能和改进操作特性的更高级别的组件中。我们甚至可以在单个封装或芯片中集成电气和光学组件，以获得更好的功率、传输带宽和速度。更好的是，我们有许多 2.5D/3D 堆叠的选择，包括硅中介层、集成扇出（InFO）封装、晶圆上芯片（CoWoS）、小芯片和单片 3D 集成。3D 堆叠的异构集成在系统 PPA、外形尺寸、功能等方面具有良好的前景。

从传统的采用引线键合和倒装芯片的系统级封装到 2.5D InFO 封装、3D 垂直堆叠，甚至晶圆键合，封装技术发展迅速，其芯片间布线越来越短。通过 2.5D/3D 异构集成，我们可以在成本、性能、功耗、外形尺寸、异构性和安全性方面获得更好的系统价值。然而，在享受这些优势之前，我们需要处理一些重要问题，包括设计复杂性、良率、散热、TSV 和其他组件成本、机械应力、测试、标准化，甚至整个生态系统。

随着现代设计中设计复杂性的急剧增加，2.5D/3D 异构集成对于系统性能、功耗和成本优化变得有效。许多异构集成实现技术被提出，如图 4 所示，包括 CoWoS 、InFO 封装 、基于中介层的 2.5D 封装 、硅桥芯片 、小芯片和堆叠式单片 3D IC 。图 5 展示了台积电最新的先进封装技术 3D Fabric，包括 InFO、CoWoS 和 SoIC。

图 6 展示了一个异构集成系统的通用架构，在系统级封装（SiP）中包含光学、数字、模拟、传感器、MEMS 等组件。在设计这样的异构集成的综合物理设计流程时，需要考虑多物理域，如系统、物理、电气、热、机械和光学设计。与传统物理设计（如布局和布线）不同，电光协同设计需要考虑时序、电气、热和机械问题。随着现代系统设计对大带宽、高性能和低功耗传输的需求不断增加，仅靠电线可能无法满足设计要求，基于纳米光子器件和互连的光通信由于其大带宽、低互连延迟和低功耗，最近受到了广泛关注。因此，英特尔和台积电等半导体巨头正在积极探索在现代 2.5D/3D 异构集成系统中集成电气和光互连的技术，台积电甚至宣布到 2025 年将在其先进封装中集成硅光子学和光学组件 。

为了解决异构集成问题，如同器件方面的国际半导体技术路线图（ITRS）和系统方面的 IEEE 国际器件和系统路线图（IRDS），研究人员组织了技术工作组并发布了异构集成路线图，首次发布于 2015 年，最新版本于 2023 年发布。该路线图确定了技术要求和潜在解决方案，以促进工业界和学术界之间的合作，加速进展。2023 年版的异构集成路线图包括 24 章，涵盖高性能计算和数据中心、物联网、医疗卫生和可穿戴设备、汽车等关键应用，以及光子学、协同设计、建模与仿真、互连、测试、网络安全、热、晶圆级封装、可靠性，甚至供应链的商业问题。

2. 物理设计挑战

为了实现高质量的 2.5D/3D 异构集成，在芯片/封装/板设计以及与先进封装和光通信的协同设计中，考虑物理、时序、电气、热、机械和光学等多物理问题时，我们在物理设计（分区、平面规划、布局和布线）方面遇到了重大挑战。由于篇幅限制，我们仅打算确定最关键的挑战，并在下面展示应对这些挑战的示例，而不是对这些问题和先前工作进行全面综述。

◆ 3D 系统级分区

将混合逻辑和内存的 3D 分区到多个采用不同技术的芯片中以优化 PPA 带来了重大挑战。需要考虑多个芯片的工艺技术以及相应的互连/通孔/凸点参数以实现整体成本优化。

◆ 跨物理领域平面规划

将多个芯片集成到先进封装中可能会遇到严重的电气、热和机械问题，如基板噪声、焦耳热、应力、翘曲和分层问题。例如，由不同制造材料之间的热膨胀系数不匹配引起的翘曲，会导致集成封装变形和故障，这是先进封装中的一个重大挑战。因此，业界迫切希望找到翘曲优化的解决方案 。Hsu 等人的工作提出了第一个用于异构集成的翘曲感知平面规划算法，采用基于 Suhir 建模（而非耗时的有限元分析）的多芯片封装快速定性翘曲模型来模拟翘曲效应，并使用基于传递闭包图表示的模拟退火来优化翘曲感知平面规划设计。

◆ 多芯片、多技术布局

3D/2.5D 布局问题已被广泛研究 。大多数先前的工作考虑的是具有相同工艺技术的多个芯片/层，因此只考虑了“静态”物理约束（例如，即使在不同芯片/层中，电路组件也具有相同的尺寸）。然而，集成在先进封装中的芯片可以采用异构技术节点制造，并通过各种技术连接，因此电路组件（标准单元或宏）的尺寸会随着不同的芯片分配而“动态”变化。这种动态物理约束带来了一个以前很少见的具有挑战性的鸡生蛋还是蛋生鸡的问题。

在 2022 年和 2023 年的 ICCAD CAD 竞赛中，新思科技提供了两个版本的面对面（F2F）双芯片布局问题，其中信号通过混合键合端子连接 。最显著的挑战是每个芯片可以采用不同的技术制造，因此标准单元的尺寸会随着芯片分配而变化。图 7 展示了 F2F 双芯片布局的示例。

为了解决这个新出现的挑战，研究人员考虑了动态物理约束以有效优化 3D 布局 。有工提出了一种多技术加权平均线长模型、一种加权芯片间连接成本来控制网络度分布，以及一种通孔 - 单元协同优化技术，以进一步提高布局质量。

◆ 芯片 - 封装路由

由于设计复杂性的快速增长，封装技术需要更多的 I/O 数量。倒装芯片封装被引入以实现更大的 I/O 数量和更高的集成密度。倒装芯片封装将芯片连接到外部电路，如封装载体或印刷电路板（PCB）。它可以为 I/O 提供更大的面积，通过更短的互连实现更高的性能，并使信号免受环境干扰。图 8 展示了典型的倒装芯片封装结构。芯片被翻转并安装在封装载体上。为了便于设计更改，添加了一个额外的金属层，称为再分布层（RDL），以建立 I/O 焊盘和凸块焊盘之间的互连，即 RDL 路由。

倒装芯片封装可分为两大类 ：

（1）周边 I/O 倒装芯片

（2）区域 I/O 倒装芯片 ，如图 9 所示。

区域 I/O 倒装芯片路由通常比周边 I/O 倒装芯片路由更难，因为区域 I/O 倒装芯片中的路由区域更拥挤且不规则，如图 9(b)所示。因此，Voronoi 图和 Delaunay 三角剖分常用于处理其不规则性。然而，区域 I/O 倒装芯片通常可以实现更短的线长和更好的灵活性。

RDL 路由可分为三大类 ：（1）自由分配（FA）路由 、（2）预分配（PA）路由 和（3）统一分配（UA）路由。对于 FA 路由，路由器可以将每个 I/O 焊盘分配到任意凸块焊盘，通常可以采用通用最大流公式，如图 11 所示。相比之下，对于预分配路由，I/O 和凸块焊盘之间的连接是预定义的，并且不能更改。预分配路由比自由分配路由更难，因为 I/O 和凸块焊盘之间的映射施加了更多限制约束 。因此，先前的工作通常采用整数线性规划（ILP）或动态规划。ILP 是一种通用的暴力搜索优化方法，盲目枚举所有可能的解决方案，因此通常很耗时。动态规划利用凸块和 I/O 结构的规律性将问题分解为结构良好、有序的子问题，以最小化路由迂回。对于 UA 路由，I/O 和凸块焊盘之间的一些网络分配是预定义的，而一些不是。因此，应同时考虑 FA 和 PA 路由以实现更好的设计质量 。基于网络流的公式非常适合自由分配路由问题，因为它可以同时确定全局路由，并且网络中自由流动的流与倒装芯片中网络的自由分配的本质相匹配（见图 11）。

基于网络流的公式的关键在于准确的 tile 模型，其中节点和边缘的容量可以精确捕获路由资源。有两种流行的 tile 模型：（1）矩形 tile 模型自然地由凸块焊盘区域的规则结构形成 ，而三角形 tile 模型由 Delaunay 三角剖分形成。三角形 tile 模型通常对于各种应用（区域 I/O 倒装芯片、不规则结构、任意钝角路由等）更灵活，但在单个三角形区域的容量建模方面不太准确，并且需要考虑两个相邻三角形区域之间的相互作用以进行准确建模。图 10 根据 I/O 焊盘结构和焊盘分配方式对倒装芯片路由问题进行了分类，并列出了相应的出版物。

更先进的倒装芯片结构会产生各种凸块焊盘结构，如六边形阵列（Y 架构）图案，可实现更高的集成密度和更大的 I/O 数量 ，或者由于制造封装芯片所使用的不同技术而具有不规则凸块焊盘结构的多个路由层 。传统的 RDL 路由器在路由时仅使用 90 度和 135 度转弯。相比之下，先进的 RDL 路由可以采用任意钝角，从而获得更大的路由空间和更短的总线长。此外，在先进封装中通常需要处理差分对和信号与障碍物之间的阻抗匹配。

◆ 封装 - 板级路由

对于封装 - 板级路由，典型的目标是在复杂约束下开发以可布线性为驱动的解决方案。密集的直列和交错凸块结构 、严格的电气/物理约束（偏斜/阻抗匹配、差分对等等） 以及复杂的设计规则（障碍物、钝角路线、不规则组件形状、不均匀的线宽/间距、不规则堆叠通孔等等）给先进的封装 - 板级路由带来了巨大挑战。

◆ 芯片 - 封装 - 板协同设计

异构集成技术使芯片、封装和 PCB 的设计变得复杂。迫切需要芯片 - 封装 - 板协同设计来提高整个系统的设计收敛性和质量。图 12 展示了芯片 - 封装 - 板协同设计，其中每个级别（芯片、封装或板）的传统工具的简单组合不足以实现高质量设计。以图 12(b) 和 (c) 为例，如果不同级别之间的布局设计不同时考虑，最终的布局质量可能只是次优的，导致更长和更拥堵的布线，如图 12(b) 所示。有文献提出了一种基于整数线性规划（ILP）的芯片 - 封装 - 板协同设计的布局和布线公式，并考虑了差分对。虽然该算法保证能找到最优解，但很耗时。

Lee 等人提出了一种高效且有效的板驱动 Λ 形芯片 - 封装 - 板布局协同设计流程，其中芯片、封装和板之间的布局信息能很好地双向传递。该协同设计流程包括两个阶段，第一阶段将 PCB 输入信息发送到封装，然后到芯片，芯片保留来自 PCB 和封装的设计信息以供参考，但推迟其设计决策，因为这些信息可能缺乏全局视角。在第二阶段，利用来自芯片的信息，封装和板设计可以有更全面的视角来修正第一阶段可能做出的错误决策，同时第一阶段的一些部分结果仍可重复使用。通过在不同级别之间交换双向信息，早期阶段做出的决策可以在后期阶段得到完善，以实现理想的解决方案。具体来说，该协同设计流程包括四个主要阶段：（1）反向逃逸布线，（2）封装感知 I/O 布局，（3）倒装芯片凸块重新分配，（4）RDL 和逃逸重布线。这里，逃逸布线是指用于将 I/O 或凸块焊盘布线到可以逃逸到芯片周围区域的线路的算法。

对于现代异构集成，迫切需要一个灵活、稳健且垂直集成的物理设计流程，该流程要考虑多目标和复杂约束。

◆ 跨物理领域考虑

现代异构集成在多个物理领域带来了挑战，如系统、物理、电气、热、机械和光学设计。图 14 列出了每个领域的一些关键挑战。由于篇幅限制，这里只强调了一些最关键的挑战。

例如，在系统设计方面，我们在将混合逻辑和内存的 3D 系统级分区到多个采用不同技术的芯片以实现功率、性能、热和面积优化、系统级异构集成建模与仿真、异构器件应用与计算、包含异构集成组件的架构、成本评估与决策、硬件安全与可靠性等方面面临重大挑战。必须为物理领域重新发明用于多个芯片的不同技术的 3D 分区、平面规划、布局、布线和布局后优化工具。我们还需要处理芯片 - 封装 - 板协同设计和跨域时序分析/优化问题。

在电气效应方面，功率/信号完整性和 EMI 预防、背面供电、堆叠 P/G 网络优化、堆叠跨芯片静态时序分析（STA）和静电放电（ESD）、芯片间耦合以及基板 RLC 建模与优化比以往更具挑战性。

在热效应方面，堆叠互连、全系统热分析和电迁移可靠性、焦耳热、热点检测/处理成为重要问题。

在机械效应方面，我们首先需要对由于不同材料之间的热膨胀系数不匹配引起的翘曲和应力进行建模，并开发翘曲和应力感知优化技术。分层、金属迁移模拟与优化以及疲劳可靠性带来了新的挑战。

在光学领域，光路由、热感知功率器件布局、电气和光学协同设计、基于系统的光学器件分析与优化以及激光功率网络合成已成为关键挑战，需要合适的解决方案。

◆ 硅光子学和光路由

硅光子学利用光互连实现比铜互连更高的速度、带宽和功率效率传输数据和信号。因此，硅光子学在数据中心和传感应用中显示出巨大的潜力。硅光子学带来了许多研究挑战和机遇，包括光布局和路由、电气和光学协同设计与封装。光学器件对温度非常敏感，因此探索散热友好的光学设计（器件布局）、功率器件布局、激光功率降低以及激光集成等至关重要。

随着设计复杂性的急剧增加，具有波分复用（WDM）的片上光网络（ONoC）成为片上信号传输的一种有吸引力的替代方案，可实现大带宽和低功耗。图 15 展示了 WDM 波导结构，其中电信号被转换为光信号，通过光波导传输，然后在接收时再转换回电信号。激光用于光波导中的光传输，微环谐振器（MRRs）用于控制信号传输方向。MRRs 是 WDM 系统中控制信号传输方向的关键组件，它们尺寸小、功耗低，但对温度波动和工艺变化敏感。通过使用复用器和解复用器，不同波长的信号可以聚集到单个 WDM 波导中进行传输，节省更多路由资源并减少潜在交叉 。

所有接收端口达到的工作功率应大于阈值以保持信号完整性。ONoC 中的最大传输损耗决定了所需的最小激光功率，因此在 ONoC 设计中最小化传输损耗至关重要 。光路由中的传输损耗包括几个主要来源，包括交叉损耗、弯曲损耗、路径损耗和切换损耗等。此外，使用 WDM 波导时，当多个信号聚集到一个 WDM 波导中且信号传输需要不同波长时，需要更高激光功率。在一些约束条件下，如 WDM 波导容量，最小化总线长、传输损耗和波长功率的 WDM 感知光路由问题对于先进封装中的光电协同设计至关重要。

◆ 设计文化问题

芯片和 PCB 设计存在显著不同的实践/文化（见图 16）。芯片设计实例通常规模大、规则、同质，并采用统一的线宽、间距和组件尺寸设计规则；相比之下，PCB 设计通常遇到相对小规模、不规则、异质的组件，并且必须考虑复杂的设计规则，包括不均匀的线宽和间隙规则，甚至 3D 不规则和高度异质的组件。此外，功率回路、散热器插入和电磁干扰也是 PCB 布局设计中的重要考虑因素，使设计更加复杂。

为了实现更高的设计质量并推广 PCB 和封装设计的设计自动化能力，我们应该借鉴芯片级设计方法，使设计实例更加规则和统一，并遵循一些参考设计流程来简化设计规则。通过这种方式，可以推广设计工具，并最大化其能力以实现高质量的 PCB/封装设计。为了实现这一最终目标，我们需要一个生态系统，让来自各个领域的专家共同合作，其中包括跨越地缘政治边界的 EDA、电路设计、制造和制造设备等所有领域，这些对于进步至关重要。共同努力，我们可以走得更远！

◆ 机器学习辅助优化

新兴的人工智能（AI）技术重塑了 EDA 格局。EDA 和 AI 是互补的，就像东方哲学中的阴阳一样。例如，巨大的 AI 需求促使我们重新定义架构和计算方式，如神经形态和内存计算，这些为 AI 应用提供了支持。在一个实现深度神经网络的 AI 芯片中，其两层神经元之间非常密集的互连导致了以前从未见过的严重布线问题。因此，即使是领先的布局设计工具也无法很好地处理 AI 芯片的布线拥堵问题。AI 和 EDA 之间的相互作用（AI for EDA 和 EDA for AI）为新兴 AI（特别是机器/深度学习）和 EDA 研究与业务带来了重大挑战和巨大机遇，并在文献中引起了广泛关注。

3. 未来研究方向

异构集成带来了许多设计挑战，从而创造了大量的研究机会。下面，我们提供了异构集成物理设计中一些最急需的研究方向。

◆ 通用方向

现代设计/EDA 挑战有一些共同之处，可以从四个主要方向进行探索：复杂性、多目标、异构性和技术。以上述 2.5D/3D 芯片到芯片布局问题为例。现代设计要求极大地改变了这个问题，使其变得极具挑战性，因为我们需要处理具有数千万个对象的超大规模设计（即复杂性挑战）。除了线长，我们还必须考虑其他布局约束，如阻塞、可布线性、时序、可制造性、可靠性等（即多目标要求）。此外，放置的对象在尺寸上可能有很大差异，并且它们的尺寸也取决于芯片分配。在现代设计中，我们可能会有一个混合尺寸的芯片到芯片布局，其中包含数千个大宏和数千万个小标准单元，并且尺寸随芯片分配的变化进一步使问题复杂化（即异构性挑战）。新兴技术（先进封装、光刻、可靠性、机器学习等）经常带来新的挑战。因此，先进的设计方法和领先的商业工具甚至无法很好地处理现代芯片到芯片布局问题。

◆ 多芯片分区和布局

采用不同技术制造并集成到先进封装中的芯片会导致尺寸随芯片分配而变化，从而产生上述具有挑战性的鸡生蛋还是蛋生鸡的问题。因此，需要进行多芯片分区和布局，并考虑不同技术和互连/通孔/凸块参数以实现 PPA 优化。

◆ 具有不规则焊盘/通孔结构的避障路由

现代先进封装通常集成采用不同制造技术的芯片。因此，凸块和 I/O 焊盘的布局可能是不规则的，或者是规则和不规则结构的混合。此外，具有灵活通孔的多个 RDL 层可以放置在封装的任何位置，并且一些区域可能会被阻塞以保护预布线网络或信号完整性，以实现所需性能。不规则性、灵活性、障碍物和多层结构极大地复杂化了 RDL/基板路由过程。首先需要推导出一个准确的障碍物感知路由 tile 模型，以很好地捕获路由资源，然后开发一种有效的路由算法来处理上述复杂问题。

◆ 任意钝角路由

传统的 RDL 路由器在路由时仅使用 90 度和 135 度转弯。随着技术的进步，RDL 中的路由可以采用任意钝角，从而产生更大的解决方案空间和更短的互连。为了开发一种有效且高效的任意钝角 RDL 路由器，我们首先需要推导出一个准确的模型来捕获路由容量，即使考虑到障碍物，以便路由器可以在各种约束下优化路由成本指标。

◆ 翘曲感知建模和优化

翘曲是一个需要紧急解决的重大挑战。需要开发一种高效且足够准确的翘曲模型，该模型可以纳入翘曲感知物理设计过程以优化效果。

◆ 光布局和路由

对于光布局和路由，需要考虑热效应，最小化线长和各种传输损耗（例如，交叉、弯曲、路径和分路损耗）。此外，可以将不同波长的信号网络聚集到单个 WDM 波导中进行信号传输，以节省路由资源并减少传输损耗。

◆ 跨芯片光电协同设计/分析/建模/仿真

使用光层资源可以有效减少电层中的信号传输延迟和路由拥堵。然而，光学器件对热效应非常敏感，会显著降低光层中的功能和性能，并且跨芯片时序/热分析进一步使光电协同优化复杂化。需要进行具有资源竞争、避障和热点感知的光电协同设计，以实现具有最小化功耗、时序、热影响和线长的理想解决方案。

◆ 芯片 - 封装 - 板协同设计/建模/仿真

迫切需要一个灵活、稳健且垂直集成的芯片 - 封装 - 板协同设计流程，该流程要考虑跨芯片和跨物理域的多目标和各种约束，以促进先进的异构集成。首先需要推导出高效且足够准确的芯片 - 封装 - 板协同分析、建模和仿真技术，并将这些技术纳入协同设计流程和优化中。

◆ PCB 布局和路由（具有多个路由层和复杂约束）

如图 16 所示，现代 PCB 设计通常包含 3D 不规则、高度异构的组件，甚至具有凹形几何形状。此外，通常有多个路由层，具有高度不均匀的不同宽度的路由，其中高电流密度导线的宽度可能是常规信号线宽度的数十倍。因此，在现代 PCB 布局和路由中，需要考虑导线面积（而非线长）、组件形状、焊盘/导线间隙、功率回路、散热器和具有复杂设计规则的电磁干扰。

◆ 机器学习辅助异构集成物理设计

研究人员已经采用基于机器学习的技术来加速和改进传统物理设计过程。对于异构集成的物理设计（分区、平面规划、布局、布线等）问题，我们可以将网表建模为图。图上的机器学习（如图神经网络（GNN））可以转换所有图属性（包括节点、边缘、全局上下文、层次结构和时序）以进行优化。设计目标和约束可以建模为机器学习的特征，因此可以应用各种基于机器学习的技术来辅助具有复杂目标和约束的物理设计。预计不久将在异构集成的机器学习辅助物理设计方面取得令人兴奋的研究成果。

4. 结论

总之，我们有许多技术选择来实现未来计算的 PPA 目标这一圣杯。我们也有多种互补的选择来实现持续缩放和异构集成的目标。为了实现最终目标，我们需要一个生态系统，让来自各个领域的专家共同合作，其中包括跨越地缘政治边界的 EDA、电路设计、制造和制造设备等所有领域，这些对于进步至关重要。共同努力，我们可以走得很远！技术挑战不会限制我们的进步，但人类的想象力可以将我们带到无尽的前沿！在本文结尾，我们想分享爱因斯坦最鼓舞人心的一句话：人类的精神必须超越技术。